高速線陣cmos圖像傳感器的列級adc及實現(xiàn)方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬電學(xué)領(lǐng)域，涉及一種模數(shù)轉(zhuǎn)換方法，尤其涉及一種高速線陣CMOS圖像傳 感器的列級ADC及實現(xiàn)方法。
【背景技術(shù)】
[0002] 線陣圖像傳感器通過對一個方向或者全部方向掃描目標(biāo)對象來獲得連續(xù)的圖像。 因此，他們通常用于工業(yè)檢測、航空攝影和衛(wèi)星成像。越來越多的應(yīng)用需要高速掃描來提 高檢測效率，而在某些情況下，目標(biāo)對象可能快速移動。兩種情況下都提出了對高幀率線 陣圖像傳感器的需求。其中，高速ADC是高幀率線陣圖像傳感器的關(guān)鍵。
[0003] 陣列級ADC在功耗、幀速率、硅片面積、填充因子中達(dá)到一個很好的折中。因此，陣 列級ADC在線陣CMOS圖像傳感器（CIS)中有著廣泛的應(yīng)用。但是列級A/D轉(zhuǎn)換器也面臨 著以下挑戰(zhàn)：
[0004] (一）列級A/D轉(zhuǎn)換器在芯片面積，尤其是列寬上，受限于像素尺寸。因此，列級 ADC的設(shè)計必須在滿足列寬指標(biāo)要求的情況下，版圖面積應(yīng)盡可能的小。
[0005] (二）列級A/D轉(zhuǎn)換器中列與列之間的不匹配會引入列級固定模式噪聲。因此，為 了提高精度還需盡量減小失配造成的影響。
[0006] 現(xiàn)有的列級ADC中常見的實現(xiàn)方式有：逐次逼近ADC(SAR ADC)、循環(huán)ADC(Cyclic ADC)和單斜ADC(SS ADC)。對于大像素陣列的CIS，每列SAR ADC處理電路中都需要引入 一個DAC，以致芯片面積較大。Cyclic ADC雖然在轉(zhuǎn)換速率和面積上優(yōu)于SAR ADC，但每列 轉(zhuǎn)換電路中都需引入一個高速運算放大器，導(dǎo)致了功耗和列級間失配的增加。SS ADC通過 共用斜坡發(fā)生器，每列只需要一個比較器和一個計數(shù)器進(jìn)行數(shù)據(jù)處理，因此設(shè)計簡單、功耗 低、每列版圖面積小且易于實現(xiàn)。此外，單斜ADC相對簡單地確保列級間的一致性，電路中 只有比較器需要補(bǔ)償，并可通過自動補(bǔ)償技術(shù)完成。因此，單斜ADC被廣泛應(yīng)用于列級架構(gòu) 的CIS中。
[0007] 對于N位精度的模數(shù)轉(zhuǎn)換，逐次逼近ADC和循環(huán)ADC只需要N個周期即可完成，而 單斜ADC需要2N個周期完成?？梢?，隨著轉(zhuǎn)換精度的提高，轉(zhuǎn)換時間呈指數(shù)趨勢增長，這極 大地限制了 CMOS圖像傳感器的讀出速率。因此，在傳統(tǒng)單斜ADC的基礎(chǔ)上提高轉(zhuǎn)換速率， 以更好地適用于高速線陣CIS，是十分有必要的。

【發(fā)明內(nèi)容】

[0008] 為克服現(xiàn)有技術(shù)的不足，針對高掃描速度的線陣CIS，在不大幅度增加面積和功耗 的條件下，減小列級單斜ADC的轉(zhuǎn)換時間。為此，本發(fā)明采取的技術(shù)方案是，高速線陣CMOS 圖像傳感器的列級ADC，由串接的模擬電壓到世間轉(zhuǎn)換器ATC、時間到數(shù)字轉(zhuǎn)換器TDC構(gòu)成， 模擬電壓到世間轉(zhuǎn)換器ATC結(jié)構(gòu)為：輸入信號經(jīng)開關(guān)S4、S/H、連接到同相端；電流源正端經(jīng) 電容連接到0ΡΑ放大器反相端，電流源正端還通過開關(guān)S1連接偏置電壓和0ΡΑ放大器同相 端，電流源負(fù)端接地，0ΡΑ放大器輸出端連接反相端，0ΡΑ放大器輸出端和反相端之間設(shè)置 有開關(guān)S2, OPA放大器輸出端和電流源正端之間設(shè)置有Cl，OPA放大器輸出端通過開關(guān)S3 接偏置電壓。
[0009] 時間到數(shù)字轉(zhuǎn)換器TDC由一個鎖相環(huán)電路（PLL)、一個分頻電路（Divider)、兩個 反相器、一個與門電路、兩個D觸發(fā)器、一個計數(shù)器（Coarse Counter)、一個延遲鎖相環(huán)電 路（DLL)、一條游標(biāo)延遲鏈（VDL)和一個碼值運算器（Code Processing Circuit)組成； 鎖相環(huán)電路輸出到延遲鎖相環(huán)電路再輸出到游標(biāo)延遲鏈，鎖相環(huán)電路還經(jīng)過分頻器后為計 數(shù)器、D觸發(fā)器提供時鐘；用于粗量化的計數(shù)器負(fù)責(zé)完成時間到數(shù)字轉(zhuǎn)換過程的粗量化，游 標(biāo)卡尺延遲線則負(fù)責(zé)完成對余量部分的細(xì)量化；除了兩個輸入脈沖信號，即代表時間間隔 Tin開始的start信號和代表時間間隔Tin終止的stop信號，在轉(zhuǎn)換過程中還需產(chǎn)生三個 控制信號：counter_En信號、ST1和ST2信號，其中，counter_En信號是將start和stop反 相信號進(jìn)行與操作而產(chǎn)生的計數(shù)器使能控制信號，ST1信號是stop信號到達(dá)時通過D觸發(fā) 器DFF1產(chǎn)生的用來作為VDL所要量化時間間隔的起始信號，ST2信號則是stop信號與其 之后的下一個時鐘上升沿通過D觸發(fā)器DFF2產(chǎn)生的，并用來作為VDL所要量化時間間隔的 終止信號。
[0010] 高速線陣CMOS圖像傳感器的列級ADC實現(xiàn)方法，借助于前述ATC完成模擬電壓 到時間的轉(zhuǎn)換，借助于前述TDC實現(xiàn)時間到數(shù)字的轉(zhuǎn)換，且兩步TDC量化的具體過程為：當(dāng) start信號上升沿到來時，其輸出信號經(jīng)過反相器的反相后，為計數(shù)器提供計數(shù)時鐘Clk， 同時counter_En信號被拉高，計數(shù)器開始計數(shù)；當(dāng)stop信號到達(dá)時，先通過反相器得到 stop反相信號，隨后將counter_En信號拉低，使得計數(shù)器停止粗量化；與此同時，stop信 號通過D觸發(fā)器DFF1，將產(chǎn)生一個細(xì)量化的初始信號ST1，而stop信號與其之后的下一個 Clk上升沿通過D觸發(fā)器DFF2將產(chǎn)生細(xì)量化的終止信號ST2 ;在進(jìn)行細(xì)量化的過程中，VDL 中的兩條延遲線分別對ST1信號和ST2信號進(jìn)行延遲傳遞，并通過VDL中D觸發(fā)器的采樣 與檢測來對ST1和ST2信號是否重合進(jìn)行判斷，以得到溫度計碼值"00··· 0011…1" ;然后， 通過一個溫度計碼到二進(jìn)制碼的碼制轉(zhuǎn)換電路，得到相應(yīng)的細(xì)量化碼值；最后，通過碼值運 算器將細(xì)量化結(jié)果與粗量化結(jié)果進(jìn)行邏輯結(jié)合，以完成整個量化過程。
[0011] 兩步TDC的工作時序是，將start與ST2兩信號間的時間間隔定義為Tm，ST1和 ST2兩信號間的時間間隔定義為T1，在對Tm完成粗量化之后，再將T1送入游標(biāo)延遲鏈以完 成精細(xì)測量；則實際輸入時間間隔Tin = Tm-Tl ;如果設(shè)定模數(shù)轉(zhuǎn)換的位數(shù)為N bit，則N = Nm+Nl ;其中，Nm為粗量化的位數(shù)，N1為細(xì)量化的位數(shù)；則對時間間隔Tin量化結(jié)果的數(shù)字 表達(dá)式為： _2] im.Tjr·'
[0013] 其中，Dm為粗量化的計數(shù)結(jié)果，D1為游標(biāo)延遲鏈對時間間隔T1細(xì)量化結(jié)果的數(shù)字 輸出；通過上式，則完成了時間到數(shù)字的全部轉(zhuǎn)換。
[0014] 在細(xì)量化轉(zhuǎn)換過程中，為了能夠使VDL中固定的延遲差值Λ τ保持穩(wěn)定，以保證 高精度的轉(zhuǎn)換，需要通過延遲鎖相環(huán)DLL提供一個跟隨工藝、電壓、溫度（PVT)變化的延遲 線控制電壓VCtrl來精確控制延遲差值Λ τ，從而達(dá)到抑制PVT的作用。
[0015] 本發(fā)明的特點及有益效果是：
[0016] 本發(fā)明提出了一種用于高速線陣CMOS圖像傳感器的基于TDC的列級ADC用以解 決傳統(tǒng)列級ADC在有限面積下無法提高轉(zhuǎn)換速率。
[0017] N位列級ADC中，其中TDC的粗量化位數(shù)為Nm，細(xì)量化位數(shù)為N1。
[0018] 與傳統(tǒng)單斜ADC的速度比較：
[0019] 傳統(tǒng)單斜ADC的速度：2N · Tclk
[0020] 本發(fā)明提出的ADC的速度：
[0022] 由此可見，相比于傳統(tǒng)單斜ADC轉(zhuǎn)換速度呈指數(shù)提升。
【附圖說明】：
[0023] 圖1ADC整體結(jié)構(gòu)圖。
[0024] 圖2ATC結(jié)構(gòu)圖。
[0025] 圖3ATC的時序圖。
[0026] 圖4 TDC的整體結(jié)構(gòu)圖。
[0027] 圖5 TDC的工作時序圖。
【具體實施方式】
[0028] 本發(fā)明的基本思想是利用時間到數(shù)字轉(zhuǎn)換（TDC)技術(shù)，將模擬到數(shù)字的轉(zhuǎn)化過程 分為兩部分，圖1為本發(fā)明的整體架構(gòu)圖。第一部分為模擬到時間的轉(zhuǎn)化（ATC)，由斜坡發(fā) 生器和比較器組成，可將輸入模擬電壓轉(zhuǎn)換為成正比例關(guān)系的時間量。第二部分則通過TDC 來對時間間隔寬度進(jìn)行量化，以完成時間量到數(shù)字量的轉(zhuǎn)換。
[0029] ATC由斜坡發(fā)生器和比較器組成，如圖2所示，用來產(chǎn)生一個與模擬輸入電壓成正 比例關(guān)系的時間信號。作為整個ADC轉(zhuǎn)換的前端，其線性度的好壞將直接影響整個ADC的 轉(zhuǎn)換精度。本發(fā)明中為提升線性度，斜坡發(fā)生器采用電流源對跨接電容積分實現(xiàn)。ATC時序 圖如圖3所示，開關(guān)S1、S2、S3均由start信號控制，start信號由時序電路產(chǎn)生。當(dāng)start 信號變?yōu)楦唠娖綍r，斜坡V_ramp開始從Vth逐漸上升。開關(guān)S4由采樣信號V_sample控 制，V_sample的會比start提前到來，以保證其在斜坡上升前完成采樣。當(dāng)V_ramp和V_ sample達(dá)到相等時，比較器翻轉(zhuǎn)，得到截止脈沖信號stop。假設(shè)斜率是常數(shù)，那么start和 stop之間的時間間隔Tin與輸入電壓呈正比。這樣，ATC完成了模擬電壓到時間的轉(zhuǎn)換。
[0030] 圖4顯示了 TDC的整體結(jié)構(gòu)，由一個鎖相環(huán)電路（PLL)、一個分頻電路、兩個反相 器、一個與門電路、兩個D觸發(fā)器、一個計數(shù)器、一個延遲鎖相環(huán)電路（DLL)、一條游標(biāo)延遲 鏈（VDL)和一個碼值運算器組成。其中粗量化計數(shù)器負(fù)責(zé)完成時間到數(shù)字轉(zhuǎn)換過