一種具有失調(diào)補(bǔ)償?shù)膭?dòng)態(tài)比較器的制造方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及集成電路設(shè)計(jì)領(lǐng)域，具體涉及一種具有失調(diào)補(bǔ)償?shù)膭?dòng)態(tài)比較器。
【背景技術(shù)】
[0002] 隨著無線通信技術(shù)的快速發(fā)展，采用便攜電池工作的可穿戴式設(shè)備越來越多，因 而不斷研發(fā)高精度、低功耗的集成電路技術(shù)是便攜式電子系統(tǒng)的迫切需要。降低電源電壓 并減小工藝的特征尺寸是減小功耗的主要方式之一，但是電源電壓的降低將導(dǎo)致電路各項(xiàng) 性能指標(biāo)的惡化，工藝角的相對(duì)變化量也隨之不斷增大。這些問題限制著模數(shù)轉(zhuǎn)換器的轉(zhuǎn) 換精度和功耗的進(jìn)一步提升。在模數(shù)轉(zhuǎn)換器中比較器所消耗的功耗是比較大的。出于低功 耗的需要，采用動(dòng)態(tài)電路則能很好地解決功耗過大的問題，但是傳統(tǒng)的動(dòng)態(tài)比較器一般會(huì) 加入前置預(yù)放大器，而不是全動(dòng)態(tài)電路，失調(diào)電壓較大，這樣勢必會(huì)消耗較大的功耗，對(duì)于 整個(gè)模數(shù)轉(zhuǎn)換器的精度有較大的影響。

【發(fā)明內(nèi)容】

[0003] 本發(fā)明所要解決的是傳統(tǒng)動(dòng)態(tài)比較器的失調(diào)電壓較大，而對(duì)整個(gè)模數(shù)轉(zhuǎn)換器的精 度產(chǎn)生較大影響的問題，提供一種具有失調(diào)補(bǔ)償?shù)膭?dòng)態(tài)比較器。
[0004] 為解決上述問題，本發(fā)明是通過以下技術(shù)方案實(shí)現(xiàn)的：
[0005] -種具有失調(diào)補(bǔ)償?shù)膭?dòng)態(tài)比較器，包括動(dòng)態(tài)差分比較電路、基于逐次逼近邏輯的 失調(diào)電壓校正電路、時(shí)鐘控制電路、第一開關(guān)SW11、第二開關(guān)SW121、第三開關(guān)SW13、第四開 關(guān)SW14和第五開關(guān)SW15;
[0006] 時(shí)鐘控制電路的時(shí)鐘輸入端連接外部輸入的時(shí)鐘信號(hào)CLK;時(shí)鐘控制電路的同相 控制電位輸出端輸出同相控制電位信號(hào)CAL，時(shí)鐘控制電路的反相控制電位輸出端輸出反 相控制電位信號(hào)
[0007] 基于逐次逼近邏輯的失調(diào)電壓校正電路的時(shí)鐘輸入端連接外部輸入的時(shí)鐘信號(hào) CLK;基于逐次逼近邏輯的失調(diào)電壓校正電路的控制電位輸入端連接同相控制電位信號(hào) CAL;基于逐次逼近邏輯的失調(diào)電壓校正電路的參考輸入端連接參考電壓Vb;基于逐次逼近 邏輯的失調(diào)電壓校正電路的同相輸入端連接同相輸出信號(hào)Von;基于逐次逼近邏輯的失調(diào) 電壓校正電路的反相輸入端連接反相輸出信號(hào)Vop;基于逐次逼近邏輯的失調(diào)電壓校正電 路的同相補(bǔ)償輸出端輸出同相補(bǔ)償信號(hào)Din;基于逐次逼近邏輯的失調(diào)電壓校正電路的反 相補(bǔ)償輸出端輸出反相補(bǔ)償信號(hào)Dip;
[0008] 動(dòng)態(tài)差分比較電路的時(shí)鐘輸入端連接外部輸入的時(shí)鐘信號(hào)CLK;動(dòng)態(tài)差分比較電 路的同相輸入端同時(shí)連接第一開關(guān)SW11和第三開關(guān)SW13的其中一端，第一開關(guān)SW11的另一 端連接外部輸入的同相輸入信號(hào)Vin，第三開關(guān)SW13的另一端連接外部輸入的共模信號(hào) Vcm;動(dòng)態(tài)差分比較電路的反相輸入端同時(shí)連接第二開關(guān)SW12和第五開關(guān)SW15的其中一端， 第二開關(guān)SW12的另一端連接外部輸入的反相輸入信號(hào)Vip，第五開關(guān)SW15的另一端連接外 部輸入的共模信號(hào)Vcm;第四開關(guān)SW14的一端連接動(dòng)態(tài)差分比較電路的同相輸入端，另一端 連接動(dòng)態(tài)差分比較電路的反相輸入端;第一開關(guān)SW11和第二開關(guān)SW12的控制端連接反相控 制電位信號(hào)SII，第三開關(guān)SW13、第四開關(guān)SW14和第五開關(guān)SW15的控制端連接同相控制電位 信號(hào)CAL;動(dòng)態(tài)差分比較電路的同相補(bǔ)償輸入端連接同相補(bǔ)償信號(hào)Din;動(dòng)態(tài)差分比較電路 的反相補(bǔ)償輸入端連接同相補(bǔ)償信號(hào)Dip;動(dòng)態(tài)差分比較電路的同相輸出端輸出同相輸出 信號(hào)Von;動(dòng)態(tài)差分比較電路的反相輸出端輸出反相輸出信號(hào)Vop。
[0009] 上述方案中，動(dòng)態(tài)差分比較電路包括動(dòng)態(tài)比較器和鎖存比較器;動(dòng)態(tài)比較器的同 相輸入端和反相輸入端分別形成動(dòng)態(tài)差分比較電路的同相輸入端和反相輸入端;動(dòng)態(tài)比較 器的同相輸出端和鎖存比較器的同相輸入端相連，并形成動(dòng)態(tài)差分比較電路的同相補(bǔ)償輸 入端;動(dòng)態(tài)比較器的反相輸出端和鎖存比較器的反相輸入端相連，并形成動(dòng)態(tài)差分比較電 路的反相補(bǔ)償輸入端;動(dòng)態(tài)比較器的時(shí)鐘輸入端形成動(dòng)態(tài)差分比較電路的時(shí)鐘輸入端;鎖 存比較器的同相輸出端和反相輸出端分別形成動(dòng)態(tài)差分比較電路同相輸出端和反相相輸 出端。
[0010] 上述方案中，基于逐次逼近邏輯的失調(diào)電壓校正電路包括第一晶體管M31、第二晶 體管M32、第一電容C31、第六開關(guān)SW31、第七開關(guān)SW32、第八開關(guān)SW33、第一電流源Icpl、第 二電流源Icp2、第一與門AND1、第二與門AND2和反相器N0T1;
[0011] 第一晶體管M31的柵極形成基于逐次逼近邏輯的失調(diào)電壓校正電路的參考輸入 端;第一晶體管M31的源極形成基于逐次逼近邏輯的失調(diào)電壓校正電路的同相補(bǔ)償輸出端； 第一晶體管M31的漏極接地;第二晶體管M32的源極形成基于逐次逼近邏輯的失調(diào)電壓校正 電路的反相補(bǔ)償輸出端;第二晶體管M32的漏極接地;第二晶體管M32的柵極連接第一電容 C31的上極板、第六開關(guān)SW31的一端、第七開關(guān)SW32的一端和第八開關(guān)SW33的兩端;第一電 容C31的下極板接地;第六開關(guān)SW31的另一端連接第一電流源I cp 1的一端，第一電流源I cp 1 的另一端接電源;第七開關(guān)SW32的另一端連接第二電流源Icp2的一端，第二電流源I cp2的 另一端接地；
[0012] 第六開關(guān)SW31的控制端連接第一與門AND1的輸出端;第七開關(guān)SW32的控制端連接 第二與門AND2輸出端;第八開關(guān)SW33的控制端連接反相器N0T1的輸出端;第一與門AND1的 一個(gè)輸入端和第二與門AND2的一個(gè)輸入端共同形成基于逐次逼近邏輯的失調(diào)電壓校正電 路的控制電位輸入端;第一與門AND1的另一個(gè)輸入端形成基于逐次逼近邏輯的失調(diào)電壓校 正電路的同相輸入端;第二與門AND2的另一個(gè)輸入端形成基于逐次逼近邏輯的失調(diào)電壓校 正電路的反相輸入端;反相器N0T1的輸入端形成基于逐次逼近邏輯的失調(diào)電壓校正電路的 時(shí)鐘輸入端。
[0013]上述方案中，第六開關(guān)SW31的寬長比和第七開關(guān)SW32的寬長比相等，第八開關(guān) SW33的寬長比為第六開關(guān)SW31寬長比的二分之一。
[0014] 與現(xiàn)有技術(shù)相比，本發(fā)明采用的失調(diào)校正技術(shù)，無須增加前置預(yù)放大器，使得整個(gè) 電路的全部為動(dòng)態(tài)電路，有效地減小了功耗;此外，通過失調(diào)電壓校正電路的關(guān)鍵位置的開 關(guān)增加虛擬開關(guān)進(jìn)行補(bǔ)償，能夠有效降低失調(diào)電壓，提高整個(gè)電路的精度。
【附圖說明】
[0015] 圖1為一種具有失調(diào)補(bǔ)償?shù)膭?dòng)態(tài)比較器的原理圖。
[0016] 圖2為圖1中動(dòng)態(tài)差分比較電路的原理圖。
[0017] 圖3為圖1中基于逐次逼近邏輯的失調(diào)電壓校正電路的原理圖。
【具體實(shí)施方式】
[0018] 下面通過實(shí)施例，結(jié)合附圖，對(duì)本發(fā)明的技術(shù)方案作進(jìn)一步的具體說明。
[0019] -種具有失調(diào)補(bǔ)償?shù)膭?dòng)態(tài)比較器，如圖1所示，其主要包括動(dòng)態(tài)差分比較電路、基 于逐次逼近邏輯的失調(diào)電壓校正電路和時(shí)鐘控制電路。
[0020] 動(dòng)態(tài)差分比較電路同相輸入端Vn用于連接開關(guān)SW11、SW13和SW14,反相輸入端Vp 用于連接開關(guān)SW12、SW14和SW15,開關(guān)SW11的另一端用于連接輸入信號(hào)Vin，開關(guān)SW12的另 一端用于連接Vip，開關(guān)SW13和開關(guān)SW15的另一端用于連接共模信號(hào)Vcm。開關(guān)SW11和開關(guān) SW12受控于控制信號(hào)51，開關(guān)SW13、SW14和SW15受控于控制信號(hào)CAL。
[0021]動(dòng)態(tài)差分比較電路的時(shí)鐘輸入端用于連接時(shí)鐘信號(hào)CLK，補(bǔ)償信號(hào)輸入端用于連 接基于逐次逼近邏輯的失調(diào)電壓校正電路輸出信號(hào)Din和Dip。動(dòng)態(tài)差分比較電路的輸出端 Von和Vop用于連接基于逐次逼近邏輯的失調(diào)電壓校正電路輸入端。在本發(fā)明優(yōu)選實(shí)施例 中，動(dòng)態(tài)差分比較電路，如圖2所示，動(dòng)態(tài)比較器輸入端分別用于連接Vn和Vp，控制端用于連 接時(shí)鐘信號(hào)CLK，輸出端分別用于連接鎖存比較器的輸入端Din和Dip。鎖存比較器的輸入端 用于連接動(dòng)態(tài)比較器的輸出端Din和Dip，輸出端分別用于連接信號(hào)Von和Vop。
[0022]基于逐次逼近邏輯的失調(diào)電壓校正電路的參考輸入端用于連接參考電壓Vb，時(shí)鐘 控制輸入端用于連接輸入信號(hào)CLK，控制電位輸入端用于連接時(shí)鐘控制電路輸出端CAL。時(shí) 鐘輸入端用于連接時(shí)鐘信號(hào)CLK。時(shí)鐘控制電路輸入端用于連接時(shí)鐘信號(hào)CLK，輸出端CAL用 于校正電路和開關(guān)SW13、SW14和SW15。輸出端5il用于連接開關(guān)SW11和SW12。在本發(fā)明優(yōu)選 實(shí)施例中，基于逐次逼近邏輯的失調(diào)電壓校正電路，如圖3所示，包括晶體管M31柵極用于連 接共模電平Vb，源極用于連接Din，漏極接地。晶體管M32柵極用于連接電容C31上極板節(jié)點(diǎn) CH，源極用于連接D i p，漏極接地。電容C31上極板用于連接節(jié)點(diǎn)CH，下極板接地。開關(guān)SW31 - 端用于連接節(jié)點(diǎn)CH，另一端用于連接電流源Icpl，控制端用于連接與門AND1輸出端。開關(guān) SW32-端用于連接節(jié)點(diǎn)CH，另一端用于連接電流源