一種針對邏輯端口的雙邊數(shù)字濾波電路的制作方法
【專利摘要】本發(fā)明公開了一種針對邏輯端口的雙邊數(shù)字濾波電路，包括與輸入信號IN連接的計數(shù)器電路，計數(shù)器電路的輸出端連接有S?R鎖存器電路，S?R鎖存器電路的輸出端作為數(shù)字濾波電路的輸出信號OUT，計數(shù)器電路的控制端連接有控制電路，計數(shù)器電路的輸出端與控制電路的輸入端之間連接有反饋電路，控制電路連接有時鐘信號CLK；當輸入信號IN的邏輯翻轉后的穩(wěn)定時間大于等于N個CLK下降沿的間隔時，輸出信號OUT能采集到輸入信號IN；當穩(wěn)定時間不能滿足上述條件時，輸出信號OUT維持不變；通過時間可以通過調節(jié)CLK的時鐘周期和計數(shù)器電路中的計數(shù)量來控制；本發(fā)明實現(xiàn)了濾波時間精確靈活可調以及數(shù)字電路小的物理面積。
【專利說明】
一種針對邏輯端口的雙邊數(shù)字濾波電路
技術領域
[0001]本發(fā)明涉及數(shù)字濾波技術領域，尤其涉及一種雙邊數(shù)字濾波電路。
【背景技術】
[0002]在帶邏輯控制端口的芯片中，特別是有按鍵控制端的芯片中，邏輯輸入端口處常常會出現(xiàn)各種不期望的脈沖寬度比較寬的毛刺脈沖，從而引起芯片內部邏輯誤判，此時就需要在邏輯輸入端口處增加濾波結構以消除毛刺脈沖帶來的誤判風險;而很多應用環(huán)境下要求設計者用最小的芯片面積來實現(xiàn)對濾波時間的精確控制，在一些應用環(huán)境中甚至要求濾波時間達到幾十個毫秒。
[0003]現(xiàn)有公開的技術實施方案參見圖1所示，一般會采用在輸入信號IN和輸出信號OUT的兩級邏輯反相器INV1、INV2之間串接R、C串聯(lián)低通濾波器結構實現(xiàn)毛刺脈沖的濾除；當輸入邏輯電平IN翻轉后，INVl的輸出翻轉后通過電阻R對電容C進行充放電，若輸入邏輯電平IN的穩(wěn)定時間足夠長，在輸入信號IN重新翻轉時電容C通過充放電后的電壓達到INV2的翻轉門限值而讓INV2翻轉，則輸入信號IN能正常傳遞到OUT;若輸入邏輯電平IN的穩(wěn)定時間不夠長，在輸入信號IN重新翻轉時電容C充放電后的電壓未達到INV2的翻轉門限值，此時INV2不翻轉，則輸入信號IN不能正常傳遞到OUT，實現(xiàn)了濾波。
[0004]然而，該技術實施方案存在以下技術缺陷:此技術實施方案的濾波時間唯一由電阻R和電容C的絕對值的大小來決定，首先在芯片的片上電容和電阻的絕對值做不準、偏差很大，并且偏差的大小以及方向完全隨機發(fā)生不受設計者的控制，從而讓精確控制濾波時間成為一個難題;其次若想要實現(xiàn)較長時間的濾波就需要很大值的電阻R和很大值的電容C，而電阻R、電容C的值和面積成正比，大的面積會大大的增加芯片的生產成品。

【發(fā)明內容】

[0005]本發(fā)明所要解決的技術問題是提供一種能夠精確控制濾波時間且芯片面積小的針對邏輯端口的雙邊數(shù)字濾波電路。
[0006]為解決上述技術問題，本發(fā)明的技術方案是:一種針對邏輯端口的雙邊數(shù)字濾波電路，包括與輸入信號IN連接的計數(shù)器電路，所述計數(shù)器電路的輸出端連接有S-R鎖存器電路，所述S-R鎖存器電路的輸出端作為數(shù)字濾波電路的輸出信號0UT，所述計數(shù)器電路的控制端連接有控制電路，所述計數(shù)器電路的輸出端與所述控制電路的輸入端之間連接有反饋電路，所述控制電路連接有時鐘信號CLK。
[0007]作為一種優(yōu)選的技術方案，所述計數(shù)器電路包括并聯(lián)的上升沿計數(shù)器和下降沿計數(shù)器。
[0008]作為一種優(yōu)選的技術方案，所述上升沿計數(shù)器包括N個串聯(lián)的D觸發(fā)器，所述N為大于等于二的正整數(shù)，N個所述D觸發(fā)器的每一個D觸發(fā)器的反向輸出端都與該D觸發(fā)器的信號輸入端D相連，且前一個所述D觸發(fā)器的反向輸出端連接后一個所述D觸發(fā)器的CLK輸入端口，N個所述D觸發(fā)器的Reset端均與所述輸入信號IN連接，第一個所述D觸發(fā)器的CLK端與所述控制電路的輸出端連接，第N個所述D觸發(fā)器的輸出端與所述控制電路的反饋輸入端連接。
[0009]作為一種優(yōu)選的技術方案，所述下降沿計數(shù)器包括N個串聯(lián)的D觸發(fā)器和一個反相器，所述N與所述上升沿計數(shù)器中的N相等，所述反相器的輸入端與輸入信號IN連接，N個所述D觸發(fā)器的每一個D觸發(fā)器的反向輸出端都與該D觸發(fā)器的信號輸入端D相連，且前一個D觸發(fā)器的反向輸出端連接后一個D觸發(fā)器的CLK輸入端口，所述反相器的輸出端與N個所述D觸發(fā)器的Reset端連接，第一個所述D觸發(fā)器的CLK端與所述控制電路的輸出端連接，第N個所述D觸發(fā)器的輸出端與所述控制電路的反饋輸入端連接。
[0010]作為一種優(yōu)選的技術方案，所述控制電路包括上與非門電路和下與非門電路，所述上與非門電路和所述下與非門電路均與所述時鐘信號CLK連接，所述上與非門電路的輸入端與所述上升沿計數(shù)器第N個所述D觸發(fā)器的輸出端連接，所述上與非門電路的輸出端與所述上升沿計數(shù)器第一個所述D觸發(fā)器的CLK端連接，所述下與非門電路的輸入端與所述下降沿計數(shù)器第N個所述D觸發(fā)器的輸出端連接，所述下與非門電路的輸出端與所述下降沿計數(shù)器第一個所述D觸發(fā)器的CLK端連接。
[0011 ]作為一種優(yōu)選的技術方案，所述S-R鎖存器電路包括電路組成相同的第一與非門電路和第二與非門電路，所述第一與非門電路的一個輸入端與所述上升沿計數(shù)器的輸出端連接，所述第二與非門電路的一個輸入端與所述下降沿計數(shù)器的輸出端連接，所述第一與非門電路的輸出端與所述第二與非門電路的另一個輸入端連接，所述第二與非門電路的輸出端與所述第一與非門電路的另一個輸入端連接，所述第二與非門電路的輸出端連接有反相器，所述反相器的輸出端與所述輸出信號OUT連接。
[0012]由于采用了上述技術方案，一種針對邏輯端口的雙邊數(shù)字濾波電路，包括與輸入信號IN連接的計數(shù)器電路，所述計數(shù)器電路的輸出端連接有S-R鎖存器電路，所述S-R鎖存器電路的輸出端作為數(shù)字濾波電路的輸出信號0UT，所述計數(shù)器電路的控制端連接有控制電路，所述計數(shù)器電路的輸出端與所述控制電路的輸入端之間連接有反饋電路，所述控制電路連接有時鐘信號CLK;控制電路的主要功能為控制計數(shù)器電路開始計數(shù)和停止計數(shù);計數(shù)器電路的功能為輸入信號IN翻轉時將計數(shù)器清零，翻轉后在穩(wěn)定狀態(tài)下等待時鐘信號CLK經過N(N為大于等于二的正整數(shù))個的下降沿后傳輸輸入信號IN到后級的S-R鎖存器;S-R鎖存器電路的功能為在計數(shù)器電路計數(shù)等待期間將輸出保持原狀態(tài)不變，當計數(shù)器電路計數(shù)完成后實時傳輸輸入信號到輸出信號OUT端;若輸入信號IN翻轉后保持穩(wěn)定狀態(tài)的時間小于時鐘信號CLK的N個下降沿的時間，則輸出信號OUT維持不變，即輸入不能傳輸?shù)捷敵?，實現(xiàn)了濾波的功能，濾波時間為計數(shù)器檢測到N個下降沿的時間，并且該濾波時間可以通過調整時鐘周期和計數(shù)器個數(shù)進行靈活的調節(jié);本發(fā)明實現(xiàn)了濾波時間精確靈活可調以及數(shù)字電路小的物理面積。
【附圖說明】
[0013]圖1是現(xiàn)有公開技術實施方案；
[0014]圖2是本發(fā)明的總拓撲結構；
[0015]圖3是本發(fā)明的具體電路實施實例；
[0016]圖4是當取N=3時本發(fā)明的具體電路實施實例；
[0017]圖5是當取N=5時本發(fā)明的具體電路實施實例；
[0018]圖6是取N= 3時本發(fā)明實施實例在輸入信號能通過濾波器時的具體電路工作波形圖；
[0019]圖7是取N= 3時本發(fā)明實施實例在輸入信號不能通過濾波器時的具體電路工作波形圖；
[0020]圖中:301-控制電路;302-計數(shù)器電路;303-S-R鎖存器電路。
【具體實施方式】
[0021]下面結合附圖和實施例，進一步闡述本發(fā)明。在下面的詳細描述中，只通過說明的方式描述了本發(fā)明的某些示范性實施例。毋庸置疑，本領域的普通技術人員可以認識到，在不偏離本發(fā)明的精神和范圍的情況下，可以用各種不同的方式對所描述的實施例進行修正。因此，附圖和描述在本質上是說明性的，而不是用于限制權利要求的保護范圍。
[0022]如圖2所示，一種針對邏輯端口的雙邊數(shù)字濾波電路，包括與輸入信號IN連接的計數(shù)器電路302，所述計數(shù)器電路302的輸出端連接有S-R鎖存器電路303，所述S-R鎖存器電路303的輸出端作為數(shù)字濾波電路的輸出信號0UT，所述計數(shù)器電路302的控制端連接有控制電路301，所述計數(shù)器電路302的輸出端與所述控制電路301的輸入端之間連接有反饋電路，所述控制電路301連接有時鐘信號CLK。
[0023]如圖3所示，所述計數(shù)器電路302包括并聯(lián)的上升沿計數(shù)器和下降沿計數(shù)器。所述上升沿計數(shù)器包括N個串聯(lián)的D觸發(fā)器，所述的N為大于等于二的正整數(shù)，N個所述D觸發(fā)器的每一個D觸發(fā)器的反向輸出端都與該D觸發(fā)器的信號輸入端D相連，且前一個D觸發(fā)器的反向輸出端連接后一個D觸發(fā)器的CLK輸入端口，N個所述D觸發(fā)器的Reset端均與所述輸入信號IN連接，第一個所述D觸發(fā)器的CLK端與所述控制電路301的輸出端連接，第N個所述D觸發(fā)器的輸出端與所述控制電路301的反饋輸入端連接。所述下降沿計數(shù)器包括N個串聯(lián)的D觸發(fā)器和一個反相器，所述N與上升沿計數(shù)器中的N相等，所述反相器的輸入端與輸入信號IN連接，N個所述D觸發(fā)器的每一個D觸發(fā)器的反向輸出端都與該D觸發(fā)器的信號輸入端D相連，且前一個D觸發(fā)器的反向輸出端連接后一個D觸發(fā)器的CLK輸入端口，所述反相器的輸出端與N個所述D觸發(fā)器的Reset端連接，第一個所述D觸發(fā)器的CLK端與所述控制電路301的輸出端連接，第N個所述D觸發(fā)器的輸出端與所述控制電路301的反饋輸入端連接。所述控制電路301包括上與非門電路和下與非門電路，所述上與非門電路和所述下與非門電路均與所述時鐘信號CLK連接，所述上與非門電路的輸入端與所述上升沿計數(shù)器第N個所述D觸發(fā)器的輸出端連接，所述上與非門電路的輸出端與所述上升沿計數(shù)器第一個所述D觸發(fā)器的CLK端連接，所述下與非門電路的輸入端與所述下降沿計數(shù)器第N個所述D觸發(fā)器的輸出端連接，所述下與非門電路的輸出端與所述下降沿計數(shù)器第一個所述D觸發(fā)器的CLK端連接。所述S-R鎖存器電路303包括電路組成相同的第一與非門電路和第二與非門電路，所述第一與非門電路的一個輸入端與所述上升沿計數(shù)器的輸出端連接，所述第二與非門電路的一個輸入端與所述下降沿計數(shù)器的輸出端連接，所述第一與非門電路的輸出端與所述第二與非門電路的另一個輸入端連接，所述第二與非門電路的輸出端與所述第一與非門電路的另一個輸入端連接，所述第二與非門電路的輸出端連接有反相器，所述反相器的輸出端與所述輸出信號OUT連接。
[0024]當輸入信號IN的邏輯翻轉后的穩(wěn)定時間大于等于N個CLK下降沿的間隔時，輸出信號OUT能采集到輸入信號IN，若輸入信號IN的邏輯翻轉后的穩(wěn)定時間小于N個CLK下降沿的間隔時，此時輸出信號OUT維持以前的邏輯狀態(tài)不變，即輸入信號IN不能正常傳輸?shù)捷敵鲂盘朞UT。通過時間可以通過調節(jié)CLK的時鐘周期和計數(shù)器電路302中的D觸發(fā)器的個數(shù)N來控制。
[0025]如圖3所示，為本發(fā)明的具體電路實施實例，該實施實例中，301為控制電路的具體電路實施實例，302為計數(shù)器電路的具體電路實施實例，303為S-R鎖存器電路的具體電路實施實例。
[0026]如圖3所示，控制電路301由301_1、301_2兩個完全相同的與非門電路組成，功能為檢測計數(shù)器的輸出在計數(shù)階段允許CLK進入計數(shù)器電路，在計數(shù)完成后阻止CLK進入計數(shù)器電路。其中301_1為輸入邏輯的上升沿工作控制器，當上升沿計數(shù)器的輸出H_d為邏輯高電平時允許CLK輸入上升沿計數(shù)器，當上升沿計數(shù)器的輸出H_d為邏輯低電平時阻止CLK輸入上升沿計數(shù)器;301_2為輸入邏輯的下降沿工作控制器，當下降沿計數(shù)器的輸出L_d為邏輯高電平時允許CLK輸入下降沿計數(shù)器，當下降沿計數(shù)器的輸出L_d為邏輯低電平時阻止CLK輸入下降沿計數(shù)器。
[0027]如圖3所示，計數(shù)器電路302由 302_1、302_2、……、302_N_1、302_N、302_N+1、302_N+2、……、302_2N-1、302_2N共2N個完全相同的Reset為邏輯零復位的D觸發(fā)器和反向器302_2N+1共同組成。其中302_1、302_2、……、302_N_1、302_N共計N個D觸發(fā)器組合為輸入邏輯的上升沿濾波計數(shù)器，在計數(shù)和復位階段上升沿濾波器的輸出H_d為邏輯高電平，在計數(shù)完成后上升沿濾波器的輸出H_d為邏輯低電平，當輸入信號IN由邏輯低電平變?yōu)檫壿嫺唠娖角曳€(wěn)定在邏輯邏輯高電平時開始計數(shù)，當輸入信號IN由邏輯高電平變?yōu)檫壿嫷碗娖椒€(wěn)定在邏輯低電平上升沿計數(shù)器復位時或者計數(shù)完成后立即停止計數(shù)；302_Ν+1、302_Ν+2、……、302_2N-1、302_2N共N個D觸發(fā)器和反向器302_2N+1組合為輸入邏輯的下降沿濾波計數(shù)器，在計數(shù)和復位階段下降沿濾波器的輸出L_d為邏輯高電平，在計數(shù)完成后下降沿濾波器的輸出L_d為邏輯低電平，當輸入信號IN由邏輯高電平變?yōu)檫壿嫷碗娖椒€(wěn)定在邏輯低電平時開始計數(shù)，當輸入信號IN由邏輯低電平變?yōu)檫壿嫺唠娖角曳€(wěn)定在邏輯高電平下降沿計數(shù)器復位時或者計數(shù)完成時立即停止計數(shù)。
[0028]如圖3所示，S-R鎖存器電路303由303_1、303_2兩個完全相同的與非門電路和反相器303_3共同組成。303在H_d為邏輯高電平且L_d為邏輯高電平時輸出信號OUT維持上一個時刻的輸出不變，在H_d為邏輯高電平且L_d為邏輯低電平時輸出信號OUT為邏輯低電平，在H_d為邏輯低電平且L_d為邏輯高電平時輸出信號OUT為邏輯高電平。
[0029]如圖6所示，為取N= 3時本發(fā)明實施實例在輸入信號能通過濾波器時的具體電路工作波形圖。在tl時刻輸入信號IN由邏輯高電平變?yōu)檫壿嫷碗娖?，此時輸入信號IN對上升沿計數(shù)器進行復位并保持復位，同時釋放下降沿計數(shù)器的復位端使時鐘信號CLK輸入能正常計數(shù)，此時刻H_d和L_d都為邏輯高電平，則輸出信號OUT維持前一時刻的狀態(tài)不變仍然為高電平;在t2時刻為tl時刻后時鐘信號CLK的第三個時鐘下降沿時刻，此時刻下降沿計數(shù)器計數(shù)完成并輸出L_d從邏輯高電平變?yōu)檫壿嫷碗娖剑藭rH_d為邏輯高電平、L_d為邏輯低電平，則輸出信號OUT就為邏輯低電平，此時輸入信號IN傳遞到輸出信號OUT ο同理在t3時刻輸入信號IN由邏輯低電平變?yōu)檫壿嫺唠娖?，此時輸入信號IN對下降沿計數(shù)器進行復位并保持復位，同時釋放上升沿計數(shù)器的復位端使時鐘信號CLK輸入能正常計數(shù)，此時刻H_d和L_d都為邏輯高電平，則輸出信號OUT維持前一時刻的狀態(tài)不變仍然為低電平;在t4時刻為t3時刻后時鐘信號CLK的第三個時鐘下降沿時刻，此時刻上升沿計數(shù)器計數(shù)完成并輸出H_d從邏輯高電平變?yōu)檫壿嫷碗娖?，此時H_d為邏輯低電平、L_d為邏輯高電平，則輸出信號OUT就為邏輯高電平，此時輸入信號IN傳遞到輸出信號OUT。若輸入信號IN再次變動則是重復tl?t2或者t3?t4兩個過程的一個。從圖可以看出當輸入信號IN的穩(wěn)定時間大于CLK的三個下降沿之間的時間間隔時，輸入信號IN能正常的傳輸?shù)捷敵鲂盘朞UT。
[0030]如圖7所示，為取N= 3時本發(fā)明實施實例在輸入信號不能通過濾波器時的具體電路工作波形圖。在tl時刻輸入信號IN由邏輯高電平變?yōu)檫壿嫷碗娖?，此時輸入信號IN對上升沿計數(shù)器進行復位并保持復位，同時釋放下降沿計數(shù)器的復位端使時鐘信號CLK輸入能正常計數(shù)，此時刻H_d和L_d都為邏輯高電平，則輸出信號OUT維持前一時刻的狀態(tài)不變仍然為高電平;在t2時刻輸入信號IN由邏輯低電平變?yōu)檫壿嫺唠娖?，此時時鐘CLK還沒有到三個下降沿，輸入信號IN沒有傳遞到輸出信號0UT，此時輸入信號IN對下降沿計數(shù)器進行復位并保持復位，同時釋放上升沿計數(shù)器的復位端使時鐘信號CLK輸入能正常計數(shù)，此時刻H_d和L_d都為邏輯高電平，則輸出信號OUT維持前一時刻的狀態(tài)不變仍然為高電平;t3時刻工作狀態(tài)和tl時刻相同；t4時刻工作狀態(tài)和t2時刻相同；由圖可以看出當輸入信號IN的穩(wěn)定時間小于時鐘CLK三個下降沿之間的時間間隔時，輸出信號OUT—直保持以前的狀態(tài)不變，實現(xiàn)了濾波的功能。
[0031]以上顯示和描述了本發(fā)明的基本原理、主要特征及本發(fā)明的優(yōu)點。本行業(yè)的技術人員應該了解，本發(fā)明不受上述實施例的限制，上述實施例和說明書中描述的只是說明本發(fā)明的原理，在不脫離本發(fā)明精神和范圍的前提下，本發(fā)明還會有各種變化和改進，這些變化和改進都落入要求保護的本發(fā)明范圍內。本發(fā)明要求保護范圍由所附的權利要求書及其等效物界定。
【主權項】
1.一種針對邏輯端口的雙邊數(shù)字濾波電路，其特征在于:包括與輸入信號IN連接的計數(shù)器電路，所述計數(shù)器電路的輸出端連接有S-R鎖存器電路，所述S-R鎖存器電路的輸出端作為數(shù)字濾波電路的輸出信號OUT，所述計數(shù)器電路的控制端連接有控制電路，所述計數(shù)器電路的輸出端與所述控制電路的輸入端之間連接有反饋電路，所述控制電路連接有時鐘信號 CLK ο2.如權利要求1所述的針對邏輯端口的雙邊數(shù)字濾波電路，其特征在于:所述計數(shù)器電路包括并聯(lián)的上升沿計數(shù)器和下降沿計數(shù)器。3.如權利要求2所述的針對邏輯端口的雙邊數(shù)字濾波電路，其特征在于:所述上升沿計數(shù)器包括N個串聯(lián)的D觸發(fā)器，所述N為大于等于二的正整數(shù)，N個所述D觸發(fā)器的每一個D觸發(fā)器的反向輸出端都與該D觸發(fā)器的信號輸入端D相連，且前一個所述D觸發(fā)器的反向輸出端連接后一個所述D觸發(fā)器的CLK輸入端口，N個所述D觸發(fā)器的Reset端均與所述輸入信號IN連接，第一個所述D觸發(fā)器的CLK端與所述控制電路的輸出端連接，第N個所述D觸發(fā)器的輸出端與所述控制電路的反饋輸入端連接。4.如權利要求3所述的針對邏輯端口的雙邊數(shù)字濾波電路，其特征在于:所述下降沿計數(shù)器包括N個串聯(lián)的D觸發(fā)器和一個反相器，所述N與所述上升沿計數(shù)器中的N相等，所述反相器的輸入端與輸入信號IN連接，N個所述D觸發(fā)器的每一個D觸發(fā)器的反向輸出端都與該D觸發(fā)器的信號輸入端D相連，且前一個D觸發(fā)器的反向輸出端連接后一個D觸發(fā)器的CLK輸入端口，所述反相器的輸出端與N個所述D觸發(fā)器的Reset端連接，第一個所述D觸發(fā)器的CLK端與所述控制電路的輸出端連接，第N個所述D觸發(fā)器的輸出端與所述控制電路的反饋輸入端連接。5.如權利要求4所述的針對邏輯端口的雙邊數(shù)字濾波電路，其特征在于:所述控制電路包括上與非門電路和下與非門電路，所述上與非門電路和所述下與非門電路均與所述時鐘信號CLK連接，所述上與非門電路的輸入端與所述上升沿計數(shù)器第N個所述D觸發(fā)器的輸出端連接，所述上與非門電路的輸出端與所述上升沿計數(shù)器第一個所述D觸發(fā)器的CLK端連接，所述下與非門電路的輸入端與所述下降沿計數(shù)器第N個所述D觸發(fā)器的輸出端連接，所述下與非門電路的輸出端與所述下降沿計數(shù)器第一個所述D觸發(fā)器的CLK端連接。6.如權利要求1所述的針對邏輯端口的雙邊數(shù)字濾波電路，其特征在于:所述S-R鎖存器電路包括電路組成相同的第一與非門電路和第二與非門電路，所述第一與非門電路的一個輸入端與所述上升沿計數(shù)器的輸出端連接，所述第二與非門電路的一個輸入端與所述下降沿計數(shù)器的輸出端連接，所述第一與非門電路的輸出端與所述第二與非門電路的另一個輸入端連接，所述第二與非門電路的輸出端與所述第一與非門電路的另一個輸入端連接，所述第二與非門電路的輸出端連接有反相器，所述反相器的輸出端與所述輸出信號OUT連接。
【文檔編號】H03H17/02GK105897220SQ201610195226
【公開日】2016年8月24日
【申請日】2016年3月31日
【發(fā)明人】杜香聰
【申請人】珠海矽尚科技有限公司