一種基于FinFET器件的脈沖型D觸發(fā)器的制造方法
【專利摘要】本發(fā)明公開了一種基于FinFET器件的脈沖型D觸發(fā)器，包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器和二輸入或非門；第一FinFET管、第二FinFET管和第三FinFET管為P型FinFET管，第四FinFET管、第五FinFET管、第六FinFET管和第七FinFET管為N型FinFET管，第一FinFET管和第二FinFET管的鰭的個數(shù)為1，第三FinFET管的鰭的個數(shù)為3，第四FinFET管、第五FinFET管、第六FinFET管和第七FinFET管的鰭的個數(shù)為4；二輸入或非門具有第一輸入端、第二輸入端和輸出端；優(yōu)點是種延時、功耗和功耗延時積均較小。
【專利說明】
一種基于F i nFET器件的脈沖型D觸發(fā)器
技術(shù)領(lǐng)域
[0001] 本發(fā)明涉及一種脈沖型D觸發(fā)器，尤其是涉及一種基于FinFET器件的脈沖型D觸發(fā) 器。
【背景技術(shù)】
[0002] 觸發(fā)器作為數(shù)字電路系統(tǒng)的一種基本運算單元，被廣泛運用在大規(guī)模的集成電路 設(shè)計中，在性能要求比較高的微處理器以及單片機系統(tǒng)中，觸發(fā)器的性能對整個系統(tǒng)性能 的影響特別重要。脈沖型D觸發(fā)器是數(shù)字電路系統(tǒng)中較為常用的一種觸發(fā)器。FinFET管(鰭 式場效晶體管，F(xiàn)in Field-Effect Transistor)是一種互補式金氧半導(dǎo)體(CMOS)晶體管， 具有高速、低功耗和面積小等優(yōu)點。目前FinFET管已被應(yīng)用于脈沖型D觸發(fā)器的設(shè)計領(lǐng)域。
[0003] 現(xiàn)有的一種基于FinFET器件的脈沖型D觸發(fā)器（同柵脈沖型D觸發(fā)器）的電路結(jié)構(gòu) 圖如圖1所示。該脈沖型D觸發(fā)器由4個P型FinFET管、6個N型FinFET管和5個反相器組成。在 工作過程中，該脈沖型D觸發(fā)器通過三個反相器的延時得到脈沖信號，脈沖信號寬度較寬， 電路節(jié)點實現(xiàn)數(shù)據(jù)的存儲。該脈沖型D觸發(fā)器由于采用電路節(jié)點存儲數(shù)據(jù)，鎖存效果不理 想，且其通過三個反相器得到脈沖信號，導(dǎo)致脈沖型D觸發(fā)器的延時、功耗和功耗延時積均 較大。
[0004] 鑒此，設(shè)計一種延時、功耗和功耗延時積均較小的基于FinFET器件的脈沖型D觸發(fā) 器具有重要意義。

【發(fā)明內(nèi)容】

[0005] 本發(fā)明所要解決的技術(shù)問題是提供一種延時、功耗和功耗延時積均較小的基于 FinFET器件的脈沖型D觸發(fā)器。
[0006] 本發(fā)明解決上述技術(shù)問題所采用的技術(shù)方案為:一種基于FinFET器件的脈沖型D 觸發(fā)器，包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、 第六FinFET管、第七FinFET管、第一反相器、第二反相器、第三反相器、第四反相器、第五反 相器、第六反相器和二輸入或非門；所述的第一 FinFET管、所述的第二FinFET管和所述的第 三FinFET管為P型FinFET管，所述的第四FinFET管、所述的第五FinFET管、所述的第六 FinFET管和所述的第七FinFET管為N型FinFET管，所述的第一FinFET管和所述的第二 FinFET管的鰭的個數(shù)為1，所述的第三FinFET管的鰭的個數(shù)為3,所述的第四FinFET管、所述 的第五FinFET管、所述的第六FinFET管和所述的第七FinFET管的鰭的個數(shù)為4;所述的二輸 入或非門具有第一輸入端、第二輸入端和輸出端;所述的第一 FinFET管的源極、所述的第二 FinFET管的源極和所述的第三FinFET管的源極均接入電源，所述的第一 FinFET管的前柵、 所述的第一 FinFET管的背柵、所述的第四FinFET管的前柵、所述的第六FinFET管的前柵和 所述的第一反相器的輸入端連接且其連接端為所述的脈沖型D觸發(fā)器的時鐘信號端，所述 的脈沖型D觸發(fā)器的時鐘信號端用于接入外部時鐘信號，所述的第一反相器的輸出端和所 述的第二反相器的輸入端連接，所述的第二反相器的輸出端、所述的第四反相器的輸入端 和所述的二輸入或非門的第一輸入端連接，所述的第一FinFET管的漏極、所述的第四 FinFET管的漏極、所述的第二FinFET管的漏極、所述的第三FinFET管的前柵和所述的第三 FinFET管的背柵連接，所述的第二FinFET管的前柵、所述的第四FinFET管的背柵和所述的 第三反相器的輸入端連接且其連接端為所述的脈沖型D觸發(fā)器的輸入端，所述的第二 FinFET管的背柵、所述的第四反相器的輸出端、所述的第七FinFET管的前柵和所述的第七 FinFET管的背柵連接，所述的第三FinFET管的漏極、所述的第六FinFET管的漏極、所述的第 五反相器的輸入端、所述的第六反相器的輸出端和所述的二輸入或非門的第二輸入端連接 且其連接端為所述的脈沖型D觸發(fā)器的輸出端，所述的第四FinFET管的源極和所述的第五 FinFET管的漏極連接，所述的第五FinFET管的前柵、所述的第五FinFET管的背柵和所述的 二輸入或非門的輸出端連接，所述的第五FinFET管的源極和所述的第七FinFET管的源極均 接地，所述的第六FinFET管的背柵和所述的第三反相器的輸出端連接，所述的第六FinFET 管的源極和所述的第七FinFET管的漏極連接，所述的第五反相器的輸出端和所述的第六反 相器的輸入端連接且其連接端為所述的脈沖型D觸發(fā)器的反相輸出端。
[0007] 所述的第一 FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第五 FinFET管和所述的第七FinFET管為低閾值FinFET管，所述的第四FinFET管和所述的第六 FinFET管為高閾值FinFET管。該結(jié)構(gòu)中低閾值FinFET管能夠能保證電路的工作速度，電路 延時較小，高閾值FinFET管能夠降低漏功耗，電路工作速度快，通過低閾值FinFET管和高閾 值FinFET管的配合使用，進(jìn)一步降低功耗和延時。
[0008] 所述的第一反相器、所述的第二反相器、所述的第三反相器、所述的第四反相器和 所述的第五反相器的電路結(jié)構(gòu)相同；所述的第一反相器包括第八FinFET管和第九FinFET 管，所述的第八FinFET管為P型FinFET管，所述的第九FinFET管為N型FinFET管，所述的第八 FinFET管的鰭的個數(shù)為2,所述的第九FinFET管的鰭的個數(shù)為1;所述的第八FinFET管和所 述的第九FinFET管為低閾值FinFET管;所述的第八FinFET管的源極接入電源，所述的第八 FinFET管的前柵、所述的第八FinFET管的背柵、所述的第九FinFET管的前柵和所述的第九 FinFET管的背柵連接且其連接端為所述的第一反相器的輸入端，所述的第八FinFET管的漏 極和所述的第九FinFET管的漏極連接且其連接端為所述的第一反相器的輸出端，所述的第 九F i nFET管的源極接地。該結(jié)構(gòu)中低閾值F i nFET管能夠能保證電路的工作速度，電路延時 較小，高閾值FinFET管能夠降低漏功耗，電路工作速度快，通過低閾值FinFET管和高閾值 FinFET管的配合使用，進(jìn)一步降低功耗和延時。
[0009] 所述的第六反相器包括第十FinFET管和第^^一FinFET管，所述的第十FinFET管為 P型FinFET管，所述的第^^一FinFET管為N型FinFET管，所述的第十FinFET管和所述的第十 一 FinFET管為低閾值管，所述的第十FinFET管和所述的第^^一FinFET管的鰭的個數(shù)為1;所 述的第十FinFET管的源極接入電源，所述的第十FinFET管的前柵、所述的第十FinFET管的 背柵、所述的第十一 FinFET管的前柵和所述的第十一 FinFET管的背柵連接且其連接端為所 述的第六反相器的輸入端，所述的第十FinFET管的漏極和所述的第十一 FinFET管的漏極連 接且其連接端為所述的第六反相器的輸出端，所述的第十一 FinFET管的源極接地。該結(jié)構(gòu) 中低閾值FinFET管能夠能保證電路的工作速度，電路延時較小，高閾值FinFET管能夠降低 漏功耗，電路工作速度快，通過低閾值FinFET管和高閾值FinFET管的配合使用，進(jìn)一步降低 功耗和延時。
[0010] 所述的二輸入或非門包括第十二FinFET管和第十三FinFET管，所述的第十二 FinFET管為P型FinFET管，所述的第十三FinFET管為N型FinFET管，所述的第十二FinFET管 和所述的第十三FinFET管的鰭的個數(shù)為1;所述的第十二FinFET管為高閾值FinFET管，所述 的第十三FinFET管為低閾值FinFET管;所述的第十二FinFET管的源極接入電源，所述的第 十二FinFET管的前柵和所述的第十三FinFET管的前柵連接且其連接端為所述的二輸入或 非門的第一輸入端，所述的第十二FinFET管的背柵和所述的第十三FinFET管的背柵連接且 其連接端為所述的二輸入或非門的第二輸入端，所述的第十二FinFET管的漏極和所述的第 十三FinFET管的漏極連接且其連接端為所述的二輸入或非門的輸出端，所述的第十三 F inFET管的源極接地。該結(jié)構(gòu)中低閾值F i nFET管能夠能保證電路的工作速度，電路延時較 小，高閾值FinFET管能夠降低漏功耗，電路工作速度快，通過低閾值FinFET管和高閾值 FinFET管的配合使用，進(jìn)一步降低功耗和延時。
[0011] 與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點在于通過第一 FinFET管、第二FinFET管、第三 FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第一反相器、第二 反相器、第三反相器、第四反相器、第五反相器、第六反相器和二輸入或非門構(gòu)造基于 FinFET器件的脈沖型D觸發(fā)器；第一 FinFET管、第二FinFET管和第三FinFET管為P型FinFET 管，第四FinFET管、第五FinFET管、第六FinFET管和第七FinFET管為N型FinFET管，第一 FinFET管和第二FinFET管的鰭的個數(shù)為1，第三FinFET管的鰭的個數(shù)為3,第四FinFET管、第 五FinFET管、第六FinFET管和第七FinFET管的鰭的個數(shù)為4;第一反相器和第二反相器構(gòu)成 脈沖型D觸發(fā)器的時鐘控制部分；當(dāng)時鐘信號clk = 0時，第四FinFET管和第六FinFET管關(guān) 斷，第一 FinFET管導(dǎo)通，第一 FinFET管的漏極、第四FinFET管的漏極、第二FinFET管的漏極、 第三FinFET管的前柵和第三FinFET管的背柵的連接節(jié)點X充電至電源Vdd，第三FinFET管斷 開，輸出保持不變；當(dāng)時鐘elk有上升沿時，第四FinFET管和第六FinFET管導(dǎo)通，二輸入或非 門輸出高電平使第五FinFET管導(dǎo)通，過了一個反相器延時時鐘后通過第四反相器使第七 FinFET管關(guān)斷，電路實現(xiàn)采樣;cllcb變?yōu)榈碗娖?，第五FinFET管和第七FinFET管斷開，連接 節(jié)點X與輸入信號無關(guān);本發(fā)明的脈沖型D觸發(fā)器通過三個反相器的延時來得到短脈沖信 號，通過二輸入或非門實現(xiàn)數(shù)據(jù)的存儲，延時、功耗和功耗延時積均較小。
【附圖說明】
[0012]圖1為現(xiàn)有的一種基于FinFET器件的脈沖型D觸發(fā)器的電路結(jié)構(gòu)圖；
[0013]圖2為本發(fā)明的一種基于FinFET器件的脈沖型D觸發(fā)器的電路結(jié)構(gòu)圖；
[0014]圖3(a)為本發(fā)明的一種基于FinFET器件的脈沖型D觸發(fā)器中第一反相器的符號 圖；
[0015]圖3(b)為本發(fā)明的一種基于FinFET器件的脈沖型D觸發(fā)器中第一反相器的電路結(jié) 構(gòu)圖；
[0016]圖4(a)為本發(fā)明的一種基于FinFET器件的脈沖型D觸發(fā)器中第六反相器的符號 圖；
[0017]圖4(b)為本發(fā)明的一種基于FinFET器件的脈沖型D觸發(fā)器中第六反相器的電路結(jié) 構(gòu)圖；
[0018]圖5(a)為本發(fā)明的一種基于FinFET器件的脈沖型D觸發(fā)器中二輸入或非門的符號 圖；
[0019] 圖5(b)為本發(fā)明的一種基于FinFET器件的脈沖型D觸發(fā)器中二輸入或非門的電路 結(jié)構(gòu)圖；
[0020] 圖6為標(biāo)準(zhǔn)電壓（lv)下，本發(fā)明的一種基于FinFET器件的脈沖型D觸發(fā)器基于 BSHOMG標(biāo)準(zhǔn)工藝的仿真波形圖。
【具體實施方式】
[0021] 以下結(jié)合附圖實施例對本發(fā)明作進(jìn)一步詳細(xì)描述。
[0022] 實施例一:如圖2所示，一種基于FinFET器件的脈沖型D觸發(fā)器，包括第一 FinFET管 Ml、第二 FinFET 管 M2、第三 FinFET 管 M3、第四FinFET 管 M4、第五 FinFET 管 M5、第六 FinFET 管 M6、第七FinFET管M7、第一反相器F1、第二反相器F2、第三反相器F3、第四反相器F4、第五反 相器F5、第六反相器F6和二輸入或非門01;第一 FinFET管Ml、第二FinFET管M2和第三FinFET 管管，第四FinFET管M4、第五FinFET管M5、第六FinFET管M6和第七FinFET管 M7為N型FinFET管，第一 FinFET管Ml和第二FinFET管M2的鰭的個數(shù)為1，第三FinFET管M3的 鰭的個數(shù)為3，第四FinFET管M4、第五FinFET管M5、第六FinFET管M6和第七FinFET管M7的鰭 的個數(shù)為4;二輸入或非門01具有第一輸入端、第二輸入端和輸出端;第一 FinFET管Ml的源 極、第二FinFET管M2的源極和第三FinFET管M3的源極均接入電源，第一 FinFET管Ml的前柵、 第一 FinFET管Ml的背柵、第四FinFET管M4的前柵、第六FinFET管M6的前柵和第一反相器F1 的輸入端連接且其連接端為脈沖型D觸發(fā)器的時鐘信號端，脈沖型D觸發(fā)器的時鐘信號端用 于接入外部時鐘信號clk，第一反相器F1的輸出端和第二反相器F2的輸入端連接，第二反相 器F2的輸出端、第四反相器F4的輸入端和二輸入或非門01的第一輸入端連接，第一 FinFET 管Ml的漏極、第四FinFET管M4的漏極、第二FinFET管M2的漏極、第三FinFET管M3的前柵和第 三FinFET管M3的背柵連接，第二FinFET管M2的前柵、第四FinFET管M4的背柵和第三反相器 F3的輸入端連接且其連接端為脈沖型D觸發(fā)器的輸入端，第二FinFET管M2的背柵、第四反相 器F4的輸出端、第七FinFET管M7的前柵和第七FinFET管M7的背柵連接，第三FinFET管M3的 漏極、第六FinFET管M6的漏極、第五反相器F5的輸入端、第六反相器F6的輸出端和二輸入或 非門01的第二輸入端連接且其連接端為脈沖型D觸發(fā)器的輸出端，第四FinFET管M4的源極 和第五FinFET管M5的漏極連接，第五FinFET管M5的前柵、第五FinFET管M5的背柵和二輸入 或非門01的輸出端連接，第五FinFET管M5的源極和第七FinFET管M7的源極均接地，第六 FinFET管M6的背柵和第三反相器F3的輸出端連接，第六FinFET管M6的源極和第七FinFET管 M7的漏極連接，第五反相器F5的輸出端和第六反相器F6的輸入端連接且其連接端為脈沖型 D觸發(fā)器的反相輸出端。
[0023] 實施例二:如圖2所示，一種基于FinFET器件的脈沖型D觸發(fā)器，包括第一 FinFET管 Ml、第二 FinFET 管 M2、第三 FinFET 管 M3、第四FinFET 管 M4、第五 FinFET 管 M5、第六 FinFET 管 M6、第七FinFET管M7、第一反相器F1、第二反相器F2、第三反相器F3、第四反相器F4、第五反 相器F5、第六反相器F6和二輸入或非門01;第一 FinFET管Ml、第二FinFET管M2和第三FinFET 管管，第四FinFET管M4、第五FinFET管M5、第六FinFET管M6和第七FinFET管 M7為N型FinFET管，第一 FinFET管Ml和第二FinFET管M2的鰭的個數(shù)為1，第三FinFET管M3的 鰭的個數(shù)為3，第四FinFET管M4、第五FinFET管M5、第六FinFET管M6和第七FinFET管M7的鰭 的個數(shù)為4;二輸入或非門01具有第一輸入端、第二輸入端和輸出端;第一 FinFET管Ml的源 極、第二FinFET管M2的源極和第三FinFET管M3的源極均接入電源，第一 FinFET管Ml的前柵、 第一 FinFET管Ml的背柵、第四FinFET管M4的前柵、第六FinFET管M6的前柵和第一反相器F1 的輸入端連接且其連接端為脈沖型D觸發(fā)器的時鐘信號端，脈沖型D觸發(fā)器的時鐘信號端用 于接入外部時鐘信號clk，第一反相器F1的輸出端和第二反相器F2的輸入端連接，第二反相 器F2的輸出端、第四反相器F4的輸入端和二輸入或非門01的第一輸入端連接，第一 FinFET 管Ml的漏極、第四FinFET管M4的漏極、第二FinFET管M2的漏極、第三FinFET管M3的前柵和第 三FinFET管M3的背柵連接，第二FinFET管M2的前柵、第四FinFET管M4的背柵和第三反相器 F3的輸入端連接且其連接端為脈沖型D觸發(fā)器的輸入端，第二FinFET管M2的背柵、第四反相 器F4的輸出端、第七FinFET管M7的前柵和第七FinFET管M7的背柵連接，第三FinFET管M3的 漏極、第六FinFET管M6的漏極、第五反相器F5的輸入端、第六反相器F6的輸出端和二輸入或 非門01的第二輸入端連接且其連接端為脈沖型D觸發(fā)器的輸出端，第四FinFET管M4的源極 和第五FinFET管M5的漏極連接，第五FinFET管M5的前柵、第五FinFET管M5的背柵和二輸入 或非門01的輸出端連接，第五FinFET管M5的源極和第七FinFET管M7的源極均接地，第六 FinFET管M6的背柵和第三反相器F3的輸出端連接，第六FinFET管M6的源極和第七FinFET管 M7的漏極連接，第五反相器F5的輸出端和第六反相器F6的輸入端連接且其連接端為脈沖型 D觸發(fā)器的反相輸出端。
[0024] 本實施例中，第一FinFET管Ml、第二FinFET管M2、第三FinFET管M3、第五FinFET管 M5和第七FinFET管M7為低閾值FinFET管且其閾值為0.1 V，第四FinFET管M4和第六FinFET管 M6為高閾值FinFET管且其閾值為0.6V。
[0025] 實施例三:如圖2所示，一種基于FinFET器件的脈沖型D觸發(fā)器，包括第一 FinFET管 Ml、第二 FinFET 管 M2、第三 FinFET 管 M3、第四FinFET 管 M4、第五 FinFET 管 M5、第六 FinFET 管 M6、第七FinFET管M7、第一反相器F1、第二反相器F2、第三反相器F3、第四反相器F4、第五反 相器F5、第六反相器F6和二輸入或非門01;第一 FinFET管Ml、第二FinFET管M2和第三FinFET 管管，第四FinFET管M4、第五FinFET管M5、第六FinFET管M6和第七FinFET管 M7為N型FinFET管，第一 FinFET管Ml和第二FinFET管M2的鰭的個數(shù)為1，第三FinFET管M3的 鰭的個數(shù)為3，第四FinFET管M4、第五FinFET管M5、第六FinFET管M6和第七FinFET管M7的鰭 的個數(shù)為4;二輸入或非門01具有第一輸入端、第二輸入端和輸出端;第一 FinFET管Ml的源 極、第二FinFET管M2的源極和第三FinFET管M3的源極均接入電源，第一 FinFET管Ml的前柵、 第一 FinFET管Ml的背柵、第四FinFET管M4的前柵、第六FinFET管M6的前柵和第一反相器F1 的輸入端連接且其連接端為脈沖型D觸發(fā)器的時鐘信號端，脈沖型D觸發(fā)器的時鐘信號端用 于接入外部時鐘信號clk，第一反相器F1的輸出端和第二反相器F2的輸入端連接，第二反相 器F2的輸出端、第四反相器F4的輸入端和二輸入或非門01的第一輸入端連接，第一 FinFET 管Ml的漏極、第四FinFET管M4的漏極、第二FinFET管M2的漏極、第三FinFET管M3的前柵和第 三FinFET管M3的背柵連接，第二FinFET管M2的前柵、第四FinFET管M4的背柵和第三反相器 F3的輸入端連接且其連接端為脈沖型D觸發(fā)器的輸入端，第二FinFET管M2的背柵、第四反相 器F4的輸出端、第七FinFET管M7的前柵和第七FinFET管M7的背柵連接，第三FinFET管M3的 漏極、第六FinFET管M6的漏極、第五反相器F5的輸入端、第六反相器F6的輸出端和二輸入或 非門01的第二輸入端連接且其連接端為脈沖型D觸發(fā)器的輸出端，第四FinFET管M4的源極 和第五FinFET管M5的漏極連接，第五FinFET管M5的前柵、第五FinFET管M5的背柵和二輸入 或非門01的輸出端連接，第五FinFET管M5的源極和第七FinFET管M7的源極均接地，第六 FinFET管M6的背柵和第三反相器F3的輸出端連接，第六FinFET管M6的源極和第七FinFET管 M7的漏極連接，第五反相器F5的輸出端和第六反相器F6的輸入端連接且其連接端為脈沖型 D觸發(fā)器的反相輸出端。
[0026] 本實施例中，第一FinFET管Ml、第二FinFET管M2、第三FinFET管M3、第五FinFET管 M5和第七FinFET管M7為低閾值FinFET管且其閾值為0.1 V，第四FinFET管M4和第六FinFET管 M6為高閾值FinFET管且其閾值為0.6V。
[0027]本實施例中，如圖3(a)和圖3(b)所示，第一反相器F1、第二反相器F2、第三反相器 F3、第四反相器F4和第五反相器F5的電路結(jié)構(gòu)相同；第一反相器F1包括第八FinFET管M8和 第九FinFET管M9，第八FinFET管管，第九FinFET管M9為N型FinFET管，第八 FinFET管M8的鰭的個數(shù)為2,第九FinFET管M9的鰭的個數(shù)為1;第八FinFET管M8和第九 FinFET管M9為低閾值FinFET管且其閾值為0.1 V;第八FinFET管M8的源極接入電源，第八 FinFET管M8的前柵、第八FinFET管M8的背柵、第九FinFET管M9的前柵和第九FinFET管M9的 背柵連接且其連接端為第一反相器F1的輸入端，第八FinFET管M8的漏極和第九FinFET管M9 的漏極連接且其連接端為第一反相器F1的輸出端，第九FinFET管M9的源極接地。
[0028] 本實施例中，如圖4(a)和圖4(b)所示，第六反相器F6包括第十FinFET管M10和第十 一 FinFET管 Ml 1，第十 FinFET管 M10 為P型FinFET管，第^-一FinFET管Ml 1 為N型 FinFET管，第 十FinFET管M10和第^^一FinFET管Mil為低閾值管且其閾值為0.1 V，第十FinFET管M10和第 十一FinFET管Mil的鰭的個數(shù)為1;第十FinFET管M10的源極接入電源，第十FinFET管M10的 前柵、第十FinFET管Ml 0的背柵、第^^一FinFET管Ml 1的前柵和第^^一FinFET管Mil的背柵連 接且其連接端為第六反相器F6的輸入端，第十FinFET管M10的漏極和第^^一FinFET管Mil的 漏極連接且其連接端為第六反相器F6的輸出端，第^^一FinFET管Mil的源極接地。
[0029] 本實施例中，如圖5(a)和圖5(b)所示，二輸入或非門01包括第十二FinFET管M12和 第十三FinFET管M13,第十二FinFET管M12為P型FinFET管，第十三FinFET管M13為N型FinFET 管，第十二FinFET管M12和第十三FinFET管M13的鰭的個數(shù)為1;第十二FinFET管M12為高閾 值FinFET管且其閾值為0.6V，第十三FinFET管M13為低閾值FinFET管且其閾值為0.1 V;第十 二FinFET管M12的源極接入電源，第十二FinFET管M12的前柵和第十三FinFET管M13的前柵 連接且其連接端為二輸入或非門01的第一輸入端，第十二FinFET管M12的背柵和第十三 FinFET管M13的背柵連接且其連接端為二輸入或非門01的第二輸入端，第十二FinFET管M12 的漏極和第十三FinFET管M13的漏極連接且其連接端為二輸入或非門01的輸出端，第十三 FinFET管Ml 3的源極接地。
[0030] 為了論證本發(fā)明所提出的基于FinFET器件的脈沖型D觸發(fā)器的優(yōu)越性，將本發(fā)明 所提出的基于FinFET器件的脈沖型D觸發(fā)器在BSHOMG這種標(biāo)準(zhǔn)工藝下相對于現(xiàn)有的基于 FinFET器件的脈沖型D觸發(fā)器的各種性能，使用電路仿真工具HSPICE在電路的輸入頻率為 10010^、40011抱、0.86抱、16抱的條件下對兩種電路結(jié)構(gòu)進(jìn)行了仿真比較分析，83頂頂6工藝 庫對應(yīng)的電源電壓為IV。為標(biāo)準(zhǔn)電壓（lv)下，本發(fā)明的一種基于FinFET器件的脈沖型D觸發(fā) 器基于BSHOMG標(biāo)準(zhǔn)工藝的仿真波形圖如圖6所示。
[0031] 表1為在BSHOMG標(biāo)準(zhǔn)工藝，輸入頻率為100MHz下本發(fā)明的基于FinFET器件的脈沖 型D觸發(fā)器(簡稱本發(fā)明脈沖型D觸發(fā)器)與現(xiàn)有的基于FinFET器件的脈沖型D觸發(fā)器(簡稱 同柵脈沖型D觸發(fā)器)的性能比較。
[0032]表 1
[0034]從表1中可以得出：本發(fā)明的基于FinFET器件的脈沖型D觸發(fā)器與現(xiàn)有的基于 FinFET器件的脈沖型D觸發(fā)器相比，雖然晶體管數(shù)量增加1個，但是延時降低了 14.7%，平均 總功耗升高了8.1 %，功耗延時積降低了 18%。
[0035] 表2為在BS頂MG標(biāo)準(zhǔn)工藝，輸入頻率為400MHz下本發(fā)明的基于FinFET器件的脈沖 型D觸發(fā)器(簡稱本發(fā)明脈沖型D觸發(fā)器)與現(xiàn)有的基于FinFET器件的脈沖型D觸發(fā)器(簡稱 同柵脈沖型D觸發(fā)器)的性能比較。
[0036]表2
[0038]從表2中可以得出：本發(fā)明的基于FinFET器件的脈沖型D觸發(fā)器與現(xiàn)有的基于 FinFET器件的脈沖型D觸發(fā)器相比，雖然晶體管數(shù)量增加1個，延時降低了 14.7%，平均總功 耗分別降低了3.7%，功耗延時積降低了 17.8%。
[0039] 表3為在BS頂MG標(biāo)準(zhǔn)工藝，輸入頻率為0.8GHz下本發(fā)明的基于FinFET器件的脈沖 型D觸發(fā)器(簡稱本發(fā)明脈沖型D觸發(fā)器)與現(xiàn)有的基于FinFET器件的脈沖型D觸發(fā)器(簡稱 同柵脈沖型D觸發(fā)器)的性能比較。
[0040]表 3
[0042]從表3中可以得出：本發(fā)明的基于FinFET器件的脈沖型D觸發(fā)器與現(xiàn)有的基于 FinFET器件的脈沖型D觸發(fā)器相比，雖然晶體管數(shù)量增加1個，延時降低了 14.7%，平均總功 耗分別降低了 11 %，功耗延時積降低了24%。
[0043] 表4為在BSHOMG標(biāo)準(zhǔn)工藝，輸入頻率為1GHz下本發(fā)明的基于FinFET器件的脈沖型 D觸發(fā)器(簡稱本發(fā)明脈沖型D觸發(fā)器)與現(xiàn)有的基于FinFET器件的脈沖型D觸發(fā)器(簡稱同 柵脈沖型D觸發(fā)器)的性能比較。
[0044]表 4

[0046]從表4中可以得出：本發(fā)明的基于FinFET器件的脈沖型D觸發(fā)器與現(xiàn)有的基于 FinFET器件的脈沖型D觸發(fā)器相比，雖然晶體管數(shù)量增加1個，延時降低了 14.7%，平均總功 耗降低了 13%，功耗延時積降低了26%。
[0047]由上述的比較數(shù)據(jù)可見，在不影響電路性能的前提下，本發(fā)明的基于FinFET器件 的脈沖型D觸發(fā)器與現(xiàn)有的基于FinFET器件的脈沖型D觸發(fā)器相比，雖然晶體管的數(shù)量增加 了 1個，但是其延時、功耗和功耗延時積均得到了顯著優(yōu)化。
【主權(quán)項】
1. 一種基于FinFET器件的脈沖型D觸發(fā)器，其特征在于包括第一 FinFET管、第二FinFET 管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第一反相 器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器和二輸入或非門；所述 的第一 FinFET管、所述的第二FinFET管和所述的第三FinFET管為P型FinFET管，所述的第四 FinFET管、所述的第五FinFET管、所述的第六FinFET管和所述的第七FinFET管為N型FinFET 管，所述的第一 FinFET管和所述的第二FinFET管的鰭的個數(shù)為1，所述的第三FinFET管的鰭 的個數(shù)為3,所述的第四FinFET管、所述的第五FinFET管、所述的第六FinFET管和所述的第 七FinFET管的鰭的個數(shù)為4;所述的二輸入或非門具有第一輸入端、第二輸入端和輸出端； 所述的第一Fi nFET管的源極、所述的第二F i nFET管的源極和所述的第三F inFET管的源 極均接入電源，所述的第一FinFET管的前柵、所述的第一FinFET管的背柵、所述的第四 FinFET管的前柵、所述的第六FinFET管的前柵和所述的第一反相器的輸入端連接且其連接 端為所述的脈沖型D觸發(fā)器的時鐘信號端，所述的脈沖型D觸發(fā)器的時鐘信號端用于接入外 部時鐘信號，所述的第一反相器的輸出端和所述的第二反相器的輸入端連接，所述的第二 反相器的輸出端、所述的第四反相器的輸入端和所述的二輸入或非門的第一輸入端連接， 所述的第一 FinFET管的漏極、所述的第四FinFET管的漏極、所述的第二FinFET管的漏極、所 述的第三FinFET管的前柵和所述的第三FinFET管的背柵連接，所述的第二FinFET管的前 柵、所述的第四FinFET管的背柵和所述的第三反相器的輸入端連接且其連接端為所述的脈 沖型D觸發(fā)器的輸入端，所述的第二FinFET管的背柵、所述的第四反相器的輸出端、所述的 第七FinFET管的前柵和所述的第七FinFET管的背柵連接，所述的第三FinFET管的漏極、所 述的第六FinFET管的漏極、所述的第五反相器的輸入端、所述的第六反相器的輸出端和所 述的二輸入或非門的第二輸入端連接且其連接端為所述的脈沖型D觸發(fā)器的輸出端，所述 的第四FinFET管的源極和所述的第五FinFET管的漏極連接，所述的第五FinFET管的前柵、 所述的第五FinFET管的背柵和所述的二輸入或非門的輸出端連接，所述的第五FinFET管的 源極和所述的第七FinFET管的源極均接地，所述的第六FinFET管的背柵和所述的第三反相 器的輸出端連接，所述的第六FinFET管的源極和所述的第七FinFET管的漏極連接，所述的 第五反相器的輸出端和所述的第六反相器的輸入端連接且其連接端為所述的脈沖型D觸發(fā) 器的反相輸出端。2. 根據(jù)權(quán)利要求1所述的一種基于FinFET器件的脈沖型D觸發(fā)器，其特征在于所述的第 一 FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第五FinFET管和所述的第 七FinFET管為低閾值FinFET管，所述的第四FinFET管和所述的第六FinFET管為高閾值 FinFET 管。3. 根據(jù)權(quán)利要求1所述的一種基于FinFET器件的脈沖型D觸發(fā)器，其特征在于所述的第 一反相器、所述的第二反相器、所述的第三反相器、所述的第四反相器和所述的第五反相器 的電路結(jié)構(gòu)相同；所述的第一反相器包括第八FinFET管和第九FinFET管，所述的第八 FinFET管為P型FinFET管，所述的第九FinFET管為N型FinFET管，所述的第八FinFET管的鰭 的個數(shù)為2,所述的第九FinFET管的鰭的個數(shù)為1;所述的第八FinFET管和所述的第九 FinFET管為低閾值FinFET管;所述的第八FinFET管的源極接入電源，所述的第八FinFET管 的前柵、所述的第八FinFET管的背柵、所述的第九FinFET管的前柵和所述的第九FinFET管 的背柵連接且其連接端為所述的第一反相器的輸入端，所述的第八FinFET管的漏極和所述 的第九FinFET管的漏極連接且其連接端為所述的第一反相器的輸出端，所述的第九FinFET 管的源極接地。4. 根據(jù)權(quán)利要求1所述的一種基于FinFET器件的脈沖型D觸發(fā)器，其特征在于所述的第 六反相器包括第十FinFET管和第^^一FinFET管，所述的第十FinFET管為P型FinFET管，所述 的第十一FinFET管為N型FinFET管，所述的第十FinFET管和所述的第^^一FinFET管為低閾 值管，所述的第十FinFET管和所述的第^^一FinFET管的鰭的個數(shù)為1;所述的第十FinFET管 的源極接入電源，所述的第十FinFET管的前柵、所述的第十FinFET管的背柵、所述的第十一 FinFET管的前柵和所述的第^^一FinFET管的背柵連接且其連接端為所述的第六反相器的 輸入端，所述的第十FinFET管的漏極和所述的第十一 FinFET管的漏極連接且其連接端為所 述的第六反相器的輸出端，所述的第十一 FinFET管的源極接地。5. 根據(jù)權(quán)利要求1所述的一種基于FinFET器件的脈沖型D觸發(fā)器，其特征在于所述的二 輸入或非門包括第十二FinFET管和第十三FinFET管，所述的第十二FinFET管為P型FinFET 管，所述的第十三FinFET管為N型FinFET管，所述的第十二FinFET管和所述的第十三FinFET 管的鰭的個數(shù)為1;所述的第十二FinFET管為高閾值FinFET管，所述的第十三FinFET管為低 閾值FinFET管;所述的第十二FinFET管的源極接入電源，所述的第十二FinFET管的前柵和 所述的第十三FinFET管的前柵連接且其連接端為所述的二輸入或非門的第一輸入端，所述 的第十二FinFET管的背柵和所述的第十三FinFET管的背柵連接且其連接端為所述的二輸 入或非門的第二輸入端，所述的第十二FinFET管的漏極和所述的第十三FinFET管的漏極連 接且其連接端為所述的二輸入或非門的輸出端，所述的第十三FinFET管的源極接地。
【文檔編號】H03K3/3562GK105958975SQ201610256175
【公開日】2016年9月21日
【申請日】2016年4月22日
【發(fā)明人】胡建平, 馬天放, 張緒強
【申請人】寧波大學(xué)