一種基于fpga的過(guò)流監(jiān)控電路的制作方法
【專(zhuān)利摘要】一種基于FPGA的過(guò)流監(jiān)控電路，本發(fā)明涉及電路設(shè)計(jì)領(lǐng)域，其旨在解決現(xiàn)有技術(shù)由于過(guò)沖抑制電路設(shè)置不合理而導(dǎo)致的輸出電壓過(guò)沖或負(fù)增益過(guò)強(qiáng)且預(yù)警電路過(guò)于單一等技術(shù)問(wèn)題。本發(fā)明主要包括線(xiàn)性補(bǔ)償驅(qū)動(dòng)電路，接收輸入電壓信號(hào)；第一運(yùn)算放大器，用于輸出電壓信號(hào)截?cái)啵邮站€(xiàn)性補(bǔ)償驅(qū)動(dòng)電路輸出的反饋信號(hào)并輸出調(diào)制驅(qū)動(dòng)信號(hào)至線(xiàn)性補(bǔ)償驅(qū)動(dòng)電路；電壓檢測(cè)電路，接收第一運(yùn)算放大器輸出的調(diào)制驅(qū)動(dòng)信號(hào)；過(guò)沖檢測(cè)電路，接收線(xiàn)性補(bǔ)償驅(qū)動(dòng)電路輸出的反饋信號(hào)和電壓檢測(cè)電路輸出的檢測(cè)信號(hào)。本發(fā)明用于提供電壓調(diào)制。
【專(zhuān)利說(shuō)明】
一種基于FPGA的過(guò)流監(jiān)控電路
技術(shù)領(lǐng)域
[0001 ]本發(fā)明涉及電路設(shè)計(jì)領(lǐng)域，具體涉及一種基于FPGA的過(guò)流監(jiān)控電路。
【背景技術(shù)】
[0002]現(xiàn)有技術(shù)中，使用交流電源、引入較多的非穩(wěn)定性負(fù)載，存在大量的系統(tǒng)電磁噪聲和過(guò)沖信號(hào)；因此，引入高效率合理的電壓調(diào)制器和過(guò)流監(jiān)控是非常有必要的。對(duì)于有過(guò)沖抑制的電壓調(diào)制器，例如設(shè)置有齊納二極管的調(diào)制器，由于利用無(wú)差別斬波方式限制輸出，其抑制了輸入信號(hào)增益并且不適合控制芯片反饋檢測(cè);設(shè)置有無(wú)邏輯控制的運(yùn)算放大器和場(chǎng)效應(yīng)管結(jié)構(gòu)的調(diào)制器，當(dāng)輸入信號(hào)為負(fù)信號(hào)源是，存在不必要的過(guò)沖抑制，導(dǎo)致輸出電壓過(guò)低，不能提供負(fù)載工作電壓，該調(diào)制器檢測(cè)到過(guò)沖發(fā)生時(shí)，還存在輸出端的場(chǎng)效應(yīng)管夾斷不及時(shí)；由于無(wú)線(xiàn)報(bào)警電路或者擴(kuò)音器等設(shè)備本身具有不少放大器件，過(guò)壓沒(méi)及時(shí)抑制時(shí)，如果再次放大，報(bào)警設(shè)備都會(huì)被燒毀，設(shè)置冗余安全通訊電路是有必要的。

【發(fā)明內(nèi)容】

[0003]針對(duì)上述現(xiàn)有技術(shù)，本發(fā)明目的在于提供一種基于FPGA的過(guò)流監(jiān)控電路，其旨在解決現(xiàn)有技術(shù)由于過(guò)沖抑制電路設(shè)置不合理而導(dǎo)致的輸出電壓不符合設(shè)計(jì)要求且預(yù)警電路過(guò)于單一等技術(shù)問(wèn)題。
[0004]為達(dá)到上述目的，本發(fā)明采用的技術(shù)方案如下:
[0005]—種基于FPGA的過(guò)流監(jiān)控電路，包括依次連接的電源電路、電壓過(guò)沖抑制調(diào)制電路和FPGA控制電路，F(xiàn)PGA控制電路連接有無(wú)線(xiàn)發(fā)射報(bào)警電路，所述的FPGA控制電路還連接有可見(jiàn)光通訊電路;所述的電壓過(guò)沖抑制調(diào)制電路，其中包括線(xiàn)性補(bǔ)償驅(qū)動(dòng)電路，接收輸入電壓信號(hào);所述的電壓過(guò)沖抑制調(diào)制電路，其中包括第一運(yùn)算放大器，用于輸出電壓信號(hào)截?cái)?，接收線(xiàn)性補(bǔ)償驅(qū)動(dòng)電路輸出的反饋信號(hào)并輸出調(diào)制驅(qū)動(dòng)信號(hào)至線(xiàn)性補(bǔ)償驅(qū)動(dòng)電路;所述的電壓過(guò)沖抑制調(diào)制電路，其中包括電壓檢測(cè)電路，接收第一運(yùn)算放大器輸出的調(diào)制驅(qū)動(dòng)信號(hào);所述的電壓過(guò)沖抑制調(diào)制電路，其中還包括過(guò)沖檢測(cè)電路，接收線(xiàn)性補(bǔ)償驅(qū)動(dòng)電路輸出的反饋信號(hào)和電壓檢測(cè)電路輸出的檢測(cè)信號(hào)。
[0006]上述方案中，所述的線(xiàn)性補(bǔ)償驅(qū)動(dòng)電路，包括第一場(chǎng)效應(yīng)管，其漏極接收輸入電壓信號(hào);第一電阻，其一端連接第一場(chǎng)效應(yīng)管的源極;三極管，其發(fā)射極連接第一電阻的另一端且還連接至其基極;第二電阻，其一端連接三極管的集電極;低電壓節(jié)點(diǎn)，連接第二電阻的另一端;線(xiàn)性補(bǔ)償電路，連接第一場(chǎng)效應(yīng)管。
[0007]上述方案中，所述的線(xiàn)性補(bǔ)償電路，包括第一二極管，其高電極連接第一場(chǎng)效應(yīng)管的漏極且低電極連接第一場(chǎng)效應(yīng)管的柵極;第二二極管，其高電極連接第一場(chǎng)效應(yīng)管的源極且低電極連接第一場(chǎng)效應(yīng)管的柵極;第三二極管，其低電極連接第一場(chǎng)效應(yīng)管的漏極;第四三極管，其低電極連接第一場(chǎng)效應(yīng)管的源極；電容，其一端連接第一場(chǎng)效應(yīng)管的源極;其中，第三二極管、第四三極管和電容還連接至三極管的發(fā)射極。二極管用于鉗制電位點(diǎn)，拉大電勢(shì)差且減小上升沿時(shí)間和下降沿時(shí)間；電容用于儲(chǔ)電荷，保持輸出的穩(wěn)定性。
[0008]上述方案中，所述的可見(jiàn)光通訊電路，包括LED驅(qū)動(dòng)器，接收FPGA控制電路輸出的控制時(shí)鐘;LED燈，接收LED驅(qū)動(dòng)器輸出的序列模式電信號(hào)；
[0009]上述方案中，還包括接收裝置，接收裝置包括PIN光電二極管:接收LED燈輸出的序列模式光信號(hào)并轉(zhuǎn)換為電信號(hào);跨阻放大器:接收PIN光電二極管轉(zhuǎn)換的電信號(hào)并輸出反饋信號(hào)至下位電路。
[0010]上述方案中，所述的序列模式電信號(hào)和序列模式光信號(hào)，在光通訊過(guò)程中，使用IEEE802.15.7協(xié)議定義物理層和媒體存取控制層。協(xié)議中按照發(fā)光密度，并使用曼切斯特編碼實(shí)現(xiàn)數(shù)據(jù)中的“O”和“I”。值得注意的是，與普通光耦器件不同的是，上述方案中，屬于非均勻頻率發(fā)光攜帶大量的通訊信息，F(xiàn)PGA可以把檢測(cè)到的過(guò)沖、噪聲的電特性參數(shù)通過(guò)光信號(hào)發(fā)出，該設(shè)置屬于冗余保護(hù)考慮;傳統(tǒng)保護(hù)在過(guò)沖發(fā)生時(shí)過(guò)壓可能已經(jīng)損壞回路中的低耐受性元件，使得電反饋信號(hào)無(wú)法到達(dá)下位電路。
[0011]上述方案中，所述的電壓檢測(cè)電路，包括第一比較器，其高電端連接有第一參考電壓節(jié)點(diǎn)且低電端接入調(diào)制驅(qū)動(dòng)信號(hào)；第二比較器，其高電端連接有第二參考電壓節(jié)點(diǎn)且低電極接入調(diào)制驅(qū)動(dòng)信號(hào)；或門(mén)，其輸入端口連接第二比較器的輸出端和第一比較器的輸出端。
[0012]上述方案中，所述的過(guò)沖檢測(cè)電路，包括與非門(mén)，其輸入端口連接或門(mén)的輸出端；第二運(yùn)算放大器，其反相輸入端連接有第三參考電壓節(jié)點(diǎn)，同相輸入端接入反饋信號(hào)且輸出端連接至與非門(mén)的輸入端口；第二場(chǎng)效應(yīng)管，其柵極連接第二運(yùn)算放大器的輸出端且漏極接入調(diào)制驅(qū)動(dòng)信號(hào)。
[0013]上述方案中，所述的第一運(yùn)算放大器，其同相輸入端接入反饋信號(hào)且反相輸入端連接第三參考電壓節(jié)點(diǎn)。
[0014]上述方案中，所述的第二場(chǎng)效應(yīng)管，其源極連接一處理器的電壓輸出端。
[0015]上述方案中，所述的第一場(chǎng)效應(yīng)管，選用耗盡型。
[0016]上述方案中，所述的第一運(yùn)算放大器或第二運(yùn)算放大器，選用差分運(yùn)算放大器。
[0017]與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果:在過(guò)沖信號(hào)輸入時(shí)，能夠及時(shí)上電夾斷輸出場(chǎng)效應(yīng)管從而阻止進(jìn)一步影響到下位負(fù)載;通過(guò)雙運(yùn)算放大器、雙比較器自反饋控制調(diào)制驅(qū)動(dòng)信號(hào)電壓幅值和持續(xù)時(shí)間。
【附圖說(shuō)明】
[0018]圖1為本發(fā)明的電壓過(guò)沖抑制調(diào)制電路原理圖；
[0019]圖2為本發(fā)明的電壓過(guò)沖抑制調(diào)制電路更好的實(shí)施例原理圖；
[0020]圖3為本發(fā)明的模塊示意圖。
【具體實(shí)施方式】
[0021]本說(shuō)明書(shū)中公開(kāi)的所有特征，或公開(kāi)的所有方法或過(guò)程中的步驟，除了互相排斥的特征和/或步驟以外，均可以以任何方式組合。
[0022]下面結(jié)合附圖對(duì)本發(fā)明做進(jìn)一步說(shuō)明:
[0023]實(shí)施例1
[0024]如圖1，所述的參考電壓節(jié)點(diǎn)V1-V4，均可使用直流電壓源或微控制器電壓輸出端供電，過(guò)沖信號(hào)通過(guò)輸入電壓信號(hào)Vin引入，耗盡型場(chǎng)效應(yīng)管Q2工作態(tài)為非調(diào)制狀態(tài)，即輸入電壓信號(hào)直接等于輸出電壓信號(hào)Vout;對(duì)于參考電壓節(jié)點(diǎn)V2，需要保持輸入電壓信號(hào)與參考電壓節(jié)點(diǎn)V2正電壓的差值高于調(diào)制驅(qū)動(dòng)信號(hào)的電壓值；當(dāng)參考電壓節(jié)點(diǎn)V3電壓值高于調(diào)制驅(qū)動(dòng)信號(hào)的電壓值或當(dāng)比較器U6輸出高電平時(shí)，并且在運(yùn)算放大器U2的同相輸入端檢測(cè)到過(guò)沖信號(hào)時(shí)，與非門(mén)U3A使得場(chǎng)效應(yīng)管Ql截止，同時(shí)運(yùn)算放大器Ul同時(shí)也檢測(cè)到了過(guò)沖信號(hào)，場(chǎng)效應(yīng)管Ql截止時(shí)前已經(jīng)開(kāi)始升壓，直到觸發(fā)耗盡型場(chǎng)效應(yīng)管Q2夾斷，當(dāng)過(guò)沖信號(hào)從輸入電壓信號(hào)Vin中消失時(shí)，運(yùn)算放大器Ul、U2將輸出低電，與非門(mén)U3A使得場(chǎng)效應(yīng)管Ql導(dǎo)通，調(diào)制驅(qū)動(dòng)信號(hào)通過(guò)效應(yīng)管Ql泄放逐漸減弱，輸入電壓信號(hào)通過(guò)耗盡型場(chǎng)效應(yīng)管Q2恢復(fù)獲得輸出電壓信號(hào)Vout。
[0025]上述方案還可以進(jìn)一步改進(jìn)，如圖2，電壓節(jié)點(diǎn)Vm和Vp可由一個(gè)處理器控制，用來(lái)設(shè)定初始范圍和調(diào)節(jié)泄放時(shí)間，并且此外還包括依次連接的電源VDD、電阻R3、耗盡型場(chǎng)效應(yīng)管Q4和同步開(kāi)關(guān)三極管Q5;耗盡型場(chǎng)效應(yīng)管Q4可以在過(guò)沖信號(hào)檢測(cè)到時(shí)，提供電壓快速上升；同步開(kāi)關(guān)三極管Q5，其基極接入電壓節(jié)點(diǎn)Vs，電壓節(jié)點(diǎn)Vs電壓值要遠(yuǎn)小于過(guò)沖的輸入電壓信號(hào)Vin電壓值但是要在過(guò)沖時(shí)大于結(jié)場(chǎng)閾值電壓，可以與過(guò)沖信號(hào)進(jìn)行高度同步。所述的跨阻放大器，包括接收PIN光電二極管轉(zhuǎn)換輸出電信號(hào)的且交叉耦合的第一對(duì)差分輸入晶體管和第二對(duì)差分輸入晶體管。所述無(wú)線(xiàn)發(fā)射報(bào)警電路選用FDD400無(wú)線(xiàn)發(fā)射模塊。FPGA控制電路可以在Xilinx的FPGA開(kāi)發(fā)板上完成設(shè)置與搭建，或者低成本地，選用已編程的STM32系列單片機(jī)。
[0026]以上所述，僅為本發(fā)明的【具體實(shí)施方式】，但本發(fā)明的保護(hù)范圍并不局限于此，任何屬于本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到的變化或替換，都應(yīng)涵蓋在本發(fā)明的保護(hù)范圍之內(nèi)。
【主權(quán)項(xiàng)】
1.一種基于FPGA的過(guò)流監(jiān)控電路，包括依次連接的電源電路、電壓過(guò)沖抑制調(diào)制電路和FPGA控制電路，F(xiàn)PGA控制電路連接有無(wú)線(xiàn)發(fā)射報(bào)警電路，其特征在于，所述的FPGA控制電路還連接有可見(jiàn)光通訊電路； 所述的電壓過(guò)沖抑制調(diào)制電路，其中包括線(xiàn)性補(bǔ)償驅(qū)動(dòng)電路，接收輸入電壓信號(hào)； 所述的電壓過(guò)沖抑制調(diào)制電路，其中包括第一運(yùn)算放大器，用于輸出電壓信號(hào)截?cái)?，接收線(xiàn)性補(bǔ)償驅(qū)動(dòng)電路輸出的反饋信號(hào)并輸出調(diào)制驅(qū)動(dòng)信號(hào)至線(xiàn)性補(bǔ)償驅(qū)動(dòng)電路； 所述的電壓過(guò)沖抑制調(diào)制電路，其中包括電壓檢測(cè)電路，接收第一運(yùn)算放大器輸出的調(diào)制驅(qū)動(dòng)信號(hào)； 所述的電壓過(guò)沖抑制調(diào)制電路，其中還包括過(guò)沖檢測(cè)電路，接收線(xiàn)性補(bǔ)償驅(qū)動(dòng)電路輸出的反饋信號(hào)和電壓檢測(cè)電路輸出的檢測(cè)信號(hào)。2.根據(jù)權(quán)利要求1所述的一種基于FPGA的過(guò)流監(jiān)控電路，其特征在于，所述的線(xiàn)性補(bǔ)償驅(qū)動(dòng)電路，包括 第一場(chǎng)效應(yīng)管Q2，其漏極接收輸入電壓信號(hào)； 第一電阻Rl，其一端連接第一場(chǎng)效應(yīng)管Q2的源極； 三極管Q3，其發(fā)射極連接第一電阻Rl的另一端且還連接至其基極； 第二電阻R2，其一端連接三極管Q3的集電極； 低電壓節(jié)點(diǎn)VSS，連接第二電阻R2的另一端； 線(xiàn)性補(bǔ)償電路，連接第一場(chǎng)效應(yīng)管Q2。3.根據(jù)權(quán)利要求2所述的一種基于FPGA的過(guò)流監(jiān)控電路，其特征在于，所述的線(xiàn)性補(bǔ)償電路，包括 第一二極管Dl，其高電極連接第一場(chǎng)效應(yīng)管Q2的漏極且低電極連接第一場(chǎng)效應(yīng)管Q2的柵極； 第二二極管D2，其高電極連接第一場(chǎng)效應(yīng)管Q2的源極且低電極連接第一場(chǎng)效應(yīng)管Q2的柵極； 第三二極管D3，其低電極連接第一場(chǎng)效應(yīng)管Q2的漏極； 第四三極管D4，其低電極連接第一場(chǎng)效應(yīng)管Q2的源極； 電容Cl，其一端連接第一場(chǎng)效應(yīng)管Q2的源極； 其中，第三二極管D3、第四三極管D4和電容CI還連接至三極管Q3的發(fā)射極。4.根據(jù)權(quán)利要求1所述的一種基于FPGA的過(guò)流監(jiān)控電路，其特征在于，所述的可見(jiàn)光通訊電路，包括 LED驅(qū)動(dòng)器，接收FPGA控制電路輸出的控制時(shí)鐘； LED燈，接收LED驅(qū)動(dòng)器輸出的序列模式電信號(hào)。5.根據(jù)權(quán)利要求4所述的一種基于FPGA的過(guò)流監(jiān)控電路，其特征在于，還包括接收裝置，接收裝置包括 PIN光電二極管:接收LED燈輸出的序列模式光信號(hào)并轉(zhuǎn)換為電信號(hào)； 跨阻放大器:接收PIN光電二極管轉(zhuǎn)換的電信號(hào)并輸出反饋信號(hào)至下位電路。
【文檔編號(hào)】H03K19/003GK106059559SQ201610597724
【公開(kāi)日】2016年10月26日
【申請(qǐng)日】2016年7月26日 公開(kāi)號(hào)201610597724.8, CN 106059559 A, CN 106059559A, CN 201610597724, CN-A-106059559, CN106059559 A, CN106059559A, CN201610597724, CN201610597724.8
【發(fā)明人】張凱勝, 劉華, 吳小莉
【申請(qǐng)人】成都知人善用信息技術(shù)有限公司