專利名稱：一種改進(jìn)型Xilinx FPGA上電復(fù)位電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種改進(jìn)型應(yīng)用于Xilinx FPGA的上電復(fù)位電路系統(tǒng)。
背景技術(shù)：
1、FPGA配置啟動過程分析:Xilinx公司的FPGA芯片是基于SRAM型工藝的揮發(fā)性器件，電路功能依靠存儲在SRAM型配置寄存器中的bits位實現(xiàn)的。FPGA芯片上電后必須從PROM中讀取配置信息之后才能正常工作。配置過程包括5個階段:初始化，清空配置存儲器，加載配置數(shù)據(jù)，CRC校驗，START-UP。FPGA上電后，如FPGA器件電源滿足要求便會自動進(jìn)行初始化。初始化過程完成后，器件會將INIT、D0NE信號置為低電平，同時開始清空配置存儲器。在清空完配置存儲器后，INIT信號將會重新被置為高電平。當(dāng)INIT信號重新置高后，器件對配置模式引腳MO、M1、M2進(jìn)行采樣，以確定用何種方式來加載配置數(shù)據(jù)。器件在加載配置數(shù)據(jù)的同時，會根據(jù)一定的算法產(chǎn)生一個CRC值，這個值將會和配置文件中內(nèi)置的CRC值進(jìn)行比較。當(dāng)CRC校驗正確后，便進(jìn)入START-UP階段。START-UP階段是FPGA由配置狀態(tài)過渡到用戶狀態(tài)的過程，在START-UP階段中FPGA進(jìn)行的操作包括將全局三態(tài)信號GTS置低，全局復(fù)位信號GSR置低電平，全局寫允許信號GWE置低，DONE信號置高。即當(dāng)DONE信號被置高時，表明此時FPGA配置過程已經(jīng)結(jié)束，進(jìn)入用戶狀態(tài)，故DONE信號在經(jīng)過RC延時電路后可作為全局復(fù)位輸入。配置原理如圖1所不。2、常規(guī)上電復(fù)位電路:常規(guī)上電復(fù)位電路包括以下幾種方式。 使用數(shù)字時鐘管理模塊(DCM)的鎖定標(biāo)志引腳對于FPGA程序中采用DCM的系統(tǒng)，可以采用DCM的鎖定完成信號(LOCKED)作為程序的全局復(fù)位。采用LOCKED信號作為全局復(fù)位的缺點是時鐘信號會比復(fù)位信號先到達(dá)各個觸發(fā)器，如果有效復(fù)位信號在各個觸發(fā)器的結(jié)束時刻不相同的話，會導(dǎo)致觸發(fā)器在不同的時鐘周期啟動。 使用全局啟動置/復(fù)位管腳(GSR)采用GSR管腳作為軟件的全局復(fù)位輸入存在的問題是復(fù)位信號線到達(dá)每一個觸發(fā)器的時延不相同，在規(guī)模較大的片子上相差數(shù)十納秒也是很有可能的。GSR管腳的另外一個問題是復(fù)位信號只能最多與一個用戶定義的時鐘同步，當(dāng)每一個觸發(fā)器工作于不同的時鐘時復(fù)位就會失效。另外，此復(fù)位方法也存在會讓觸發(fā)器不在同一時鐘周期開始工作的問題。 采用RC電路串接延時芯片方式其特點是電路采用獨立結(jié)構(gòu)，缺點是RC的值存在一定的誤差，從而導(dǎo)致上電復(fù)位的時間也存在誤差，不夠精 確。其電路圖如圖2所不。

發(fā)明內(nèi)容
本發(fā)明解決的技術(shù)問題是:克服現(xiàn)有技術(shù)的不足，提供了一種改進(jìn)型應(yīng)用于Xilinx FPGA的上電復(fù)位電路，其特點在于利用FPGA的DONE信號，通過RC延時，接入施密特觸發(fā)器整形，再經(jīng)過一級反相器整形后，產(chǎn)生軟件的全局復(fù)位信號。本發(fā)明的技術(shù)方案是:一種改進(jìn)型Xilinx FPGA上電復(fù)位電路，包括PROM、FPGA芯片、RC延時復(fù)位電路、施密特觸發(fā)器、反相器；PR0M的CE端、DO端、CF端分別對應(yīng)連接至FPGA芯片的DONE信號端、DO端、PR0G_B端；所述的RC延時復(fù)位電路包括電阻R1、電阻R2、電容Cl、電容C2 ;作為上拉電阻Rl的一端連接至電源，電阻Rl的另一端依次串聯(lián)電阻R2、電容Cl、電容C2后接地；電阻R2和電容Cl的公共端的節(jié)點電壓信號經(jīng)施密特觸發(fā)器整形，再經(jīng)過反相器后，作為上電復(fù)位信號連接到FPGA芯片的MRST管腳；電路上電后，F(xiàn)PGA芯片從PROM中讀取配置信息，進(jìn)行初始化設(shè)置，F(xiàn)PGA芯片中DONE信號端為變?yōu)楦唠娖綍r，F(xiàn)PGA配置過程結(jié)束，DONE信號端的高電平信號通過RC延時復(fù)位電路產(chǎn)生全局復(fù)位信號并送至FPGA的MRST端，F(xiàn)PG A芯片開始工作。所述RC延時復(fù)位電路中的電阻R1、電阻R2、電容Cl、電容C2的取值滿足tr=-RCln ((U-E) /U)式中士為上電復(fù)位延時時間；R=R1+R2 ；C=C1+C2 ;U為電源電壓；E為施密特觸發(fā)器正向閾值電壓。本發(fā)明與現(xiàn)有技術(shù)相比的優(yōu)點在于:本發(fā)明硬件電路設(shè)計將DONE信號通過RC延時，經(jīng)施密特觸發(fā)器和反相器后，作為軟件的全局復(fù)位輸入，即摘要圖中的MRST信號。具體優(yōu)點為:(1)無需額外添加硬件延時芯片生成復(fù)位信號，只需使用RC延時電路、施密特觸發(fā)器和反相器即可實現(xiàn)；(2)將FPGA標(biāo)識配置狀態(tài)的DONE作為復(fù)位信號產(chǎn)生電路的輸入，保證了復(fù)位信號與FPGA配置完成狀態(tài)的時序關(guān)系；(3)在RC延時電路后增加施密特觸發(fā)器和反相器，相對于僅采用RC電路產(chǎn)生的復(fù)位信號，改善了穩(wěn)定性和信號質(zhì)量。接入FPGA的全局復(fù)位信號上升時間可控制在20ns以內(nèi)，節(jié)省硬件成本，復(fù)位時間精確，保證FPGA軟件安全可靠復(fù)位。


圖1為Xilinx公司Virtex-1I系列FPGA配置原理圖；圖2為常規(guī)的FPGA上電復(fù)位電路原理圖；圖3為本發(fā)明的FPGA上電復(fù)位電路原理圖；圖4為DONE信號、經(jīng)施密特觸發(fā)器整形后信號、MRST信號測試波形。
具體實施例方式圖3所示為本發(fā)明FPGA上電復(fù)位電路原理圖，其中PROM使用Xi I inx公司的XCF16P，F(xiàn)PGA使用Xilinx公司Virtex-1I系列XC2V3000。系統(tǒng)設(shè)計中，電路設(shè)計將DONE信號通過RC延時經(jīng)施密特觸發(fā)器和反相器后，作為軟件的全局復(fù)位輸入，即摘要圖中的MRST信號。硬件設(shè)計主要考慮上電復(fù)位延時大于IOms的要求，RC延時復(fù)位電路中的電阻阻值可以選擇了 4.7K歐，為了提高電容的耐壓性能，采用兩個22uF的鉭電容串聯(lián)，選擇正向閾值電壓為3v的施密特觸發(fā)器，這樣復(fù)位信號上升時間(O 3v的時間)可以通過RC延時公式計算，如式(I )，約為looms。這樣，輸入FPGA的全局復(fù)位MRST低到高轉(zhuǎn)換時間相對于DONE信號低到高延時將大于100ms，滿足系統(tǒng)復(fù)位要求。tr=-RCln ((U-E) /U)= (330+4700) Ω *11 μ F*ln ((3.3-3.0) /3.3)-----(I)^ 100ms式中:tr 上電復(fù)位延時時間；R——Rl和R2串聯(lián)電阻值；C——Cl和C2串聯(lián)電容值；U----聞電平電壓，為3.3V ；E——施密特觸發(fā)器正向閾值電壓。此時測得DONE信號、經(jīng)施密特觸發(fā)器整形后信號、MRST信號的波形如圖4所示。圖4中DONE信號變?yōu)楦唠娖?.3V后，RC電路開始對電容Cl和電容C2充電，電阻R2和電容Cl之間節(jié)點電壓緩慢上升，經(jīng)施密特觸發(fā)器整形后，信號下降沿變得陡直，穩(wěn)定，反向后作為FPGA的復(fù)位信號MRST，復(fù)位信號MRST上升時間約為100ms，滿足系統(tǒng)對全局復(fù)位延時大于IOms的要求。本發(fā)明說明書中 未作詳細(xì)描述的內(nèi)容屬本領(lǐng)域技術(shù)人員的公知技術(shù)。
權(quán)利要求
1.一種改進(jìn)型Xilinx FPGA上電復(fù)位電路，其特征在于:包括PROM、FPGA芯片、RC延時復(fù)位電路、施密特觸發(fā)器、反相器；PR0M的CE端、DO端、CF端分別對應(yīng)連接至FPGA芯片的DONE信號端、DO端、PR0G_B端；所述的RC延時復(fù)位電路包括電阻R1、電阻R2、電容Cl、電容C2 ;作為上拉電阻Rl的一端連接至電源，電阻Rl的另一端依次串聯(lián)電阻R2、電容Cl、電容C2后接地；電阻R2和電容Cl的公共端的節(jié)點電壓信號經(jīng)施密特觸發(fā)器整形，再經(jīng)過反相器后，作為上電復(fù)位信號連接到FPGA芯片的MRST管腳；電路上電后，F(xiàn)PGA芯片從PROM中讀取配置信息，進(jìn)行初始化設(shè)置，F(xiàn)PGA芯片中DONE信號端為變?yōu)楦唠娖綍r，F(xiàn)PGA配置過程結(jié)束，DONE信號端的高電平信號通過RC延時復(fù)位電路產(chǎn)生全局復(fù)位信號并送至FPGA的MRST端，F(xiàn)PGA芯片開始工作。
2.根據(jù)權(quán)利要求1一種改進(jìn)型Hlinx FPGA上電復(fù)位電路,其特征在于:所述RC延時復(fù)位電路中的電阻Rl、電阻R2、電容Cl、電容C2的取值滿足tr=-RCln((U-E )/U) 式中士為上電復(fù)位延時時間；R=R1+R2 ；C=C1+C2 ;U為電源電壓；E為施密特觸發(fā)器正向閾值電壓。
全文摘要
一種改進(jìn)型Xilinx FPGA上電復(fù)位電路，包括PROM、FPGA芯片、電阻R1、電阻R2、電容C1、電容C2、施密特觸發(fā)器、反相器；為了使FPGA上電配置完成后，軟件有固定的工作起點，需要外部引入全局復(fù)位信號；電路上電后，F(xiàn)PGA芯片從PROM中讀取配置信息，進(jìn)行初始化設(shè)置，F(xiàn)PGA芯片中DONE信號端為變?yōu)楦唠娖綍r，F(xiàn)PGA配置過程結(jié)束，DONE信號端的高電平信號通過RC延時復(fù)位電路產(chǎn)生全局復(fù)位信號并送至FPGA的MRST端，F(xiàn)PGA芯片開始工作。本發(fā)明在硬件電路設(shè)計上將DONE信號通過RC延時，經(jīng)施密特觸發(fā)器整形，再經(jīng)過一級反相器后，作為軟件的全局復(fù)位輸入。
文檔編號G06F1/24GK103218025SQ20131014814
公開日2013年7月24日 申請日期2013年4月25日 優(yōu)先權(quán)日2013年4月25日
發(fā)明者黃偉, 于生全, 王旭明, 劉苗, 鄭君, 林悅, 雷文平 申請人:北京空間機(jī)電研究所