專利名稱：幀邊界辨別器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電話數(shù)字信號(hào)傳輸，特別是一種定義傳送或接收數(shù)據(jù)起點(diǎn)的幀信號(hào)的邊界辨別方法。
數(shù)字電話電路在稱之為幀的預(yù)定時(shí)間段內(nèi)載送信號(hào)，所述幀由稱之為幀脈沖的8KHz定時(shí)信號(hào)或者時(shí)鐘定界，由此建立幀邊界。因此每個(gè)幀定義125微秒時(shí)段，在此時(shí)段內(nèi)可以處理數(shù)字化話音信號(hào)。
不同的電話電路經(jīng)常需要彼此同步以正確地相互操作。在這種同步系統(tǒng)中，還利用了同步到8KHz定時(shí)信號(hào)的較高速度定時(shí)信號(hào)。這些高速定時(shí)信號(hào)用來(lái)計(jì)時(shí)處理信號(hào)的狀態(tài)機(jī)。有效狀態(tài)機(jī)把輸入事件的有序序列映射到相應(yīng)的輸出事件的序列。所述狀態(tài)機(jī)在這種系統(tǒng)中處理信號(hào)的能力受可用于125毫秒幀的時(shí)鐘周期限制。
該限制可以通過(guò)增加可用于系統(tǒng)中每個(gè)單獨(dú)電路的時(shí)鐘頻率來(lái)減少，但是較高速度時(shí)鐘的使用具有以下缺點(diǎn)增加了系統(tǒng)對(duì)各部件之間時(shí)鐘偏移的靈敏度，以及增加了發(fā)自電路板的時(shí)鐘跟蹤的電磁輻射的水平。
根據(jù)本發(fā)明，這里提供了一種幀邊界辨別器，包括接收高速主時(shí)鐘信號(hào)的第一輸入，該主時(shí)鐘信號(hào)具有一幀內(nèi)的多個(gè)主時(shí)鐘脈沖；接收處于抖動(dòng)的同步輸入幀脈沖的第二輸入；輸出幀脈沖生成器，受所述高速主時(shí)鐘信號(hào)控制，以生成輸出幀脈沖；和控制電路，比較所述同步輸入幀脈沖的定時(shí)與所述主時(shí)鐘脈沖，并且調(diào)整所述輸出幀脈沖的定時(shí)，以消除所述輸入幀脈沖的抖動(dòng)。
本發(fā)明最好利用粗定時(shí)信號(hào)(低速時(shí)鐘)以作為調(diào)整構(gòu)成系統(tǒng)的各個(gè)電路的分布時(shí)鐘，每幀檢測(cè)該低速時(shí)鐘與高速系統(tǒng)時(shí)鐘之間的變化，并且根據(jù)長(zhǎng)期累積的平均值產(chǎn)生精確的幀邊界。在各個(gè)集成電路中，通過(guò)使用嵌入式鎖相環(huán)把低速時(shí)鐘倍增到較高速率，可以增加執(zhí)行狀態(tài)機(jī)操作的能力。對(duì)于用來(lái)生成的較低速時(shí)鐘，較高速時(shí)鐘將經(jīng)歷相移，因?yàn)榍度胧芥i相環(huán)在其反饋路徑通常具有環(huán)路濾波器。這些濾波器趨于降低基準(zhǔn)時(shí)鐘與生成時(shí)鐘之間的抖動(dòng)。以逐個(gè)周期為基礎(chǔ)，較低速基準(zhǔn)時(shí)鐘與生成的較高速時(shí)鐘之間的相位關(guān)系在低速時(shí)鐘的抖動(dòng)出現(xiàn)的情況將有所變化。
在較低速時(shí)鐘與8kHz定時(shí)共同設(shè)置幀邊界的裝置中，該幀邊界的調(diào)準(zhǔn)對(duì)于高速時(shí)鐘處于流動(dòng)狀態(tài)，因?yàn)槌霈F(xiàn)了已抖動(dòng)的輸入時(shí)鐘和輸入幀脈沖。高速時(shí)鐘驅(qū)動(dòng)的狀態(tài)機(jī)需要由高速時(shí)鐘計(jì)時(shí)的幀邊界的穩(wěn)定定界。該幀邊界的理想定界將是與粗定時(shí)信號(hào)(低速時(shí)鐘與8kHz幀脈沖的結(jié)合)設(shè)定的長(zhǎng)期平均幀邊界相重合。這一定界是理想的，因?yàn)橄到y(tǒng)中不同部件之間通信的信號(hào)將依據(jù)相同的假設(shè)幀邊界來(lái)定時(shí)，這是同步系統(tǒng)中的一個(gè)重要考慮。
因此，本發(fā)明提供了建立周期基準(zhǔn)信號(hào)的裝置，該周期參考信號(hào)下分成具有相位調(diào)準(zhǔn)基準(zhǔn)信號(hào)的較高速周期信號(hào)與相同頻率的外部基準(zhǔn)信號(hào)。相位調(diào)準(zhǔn)處理是關(guān)于外部基準(zhǔn)信號(hào)的高抖動(dòng)裕度，在創(chuàng)建內(nèi)部基準(zhǔn)時(shí)有效消除窄相位差錯(cuò)帶內(nèi)的所有抖動(dòng)。它使用平均技術(shù)創(chuàng)建帶有最小電路的內(nèi)部基準(zhǔn)信號(hào)。
本發(fā)明還提供了辨別數(shù)字電話中幀邊界的方法，包括以下步驟產(chǎn)生一幀內(nèi)具有多個(gè)主時(shí)鐘脈沖的高速主時(shí)鐘信號(hào)；接收處于抖動(dòng)的同步輸入幀脈沖；比較所述同步輸入幀脈沖的定時(shí)與所述主時(shí)鐘脈沖；從所述主時(shí)鐘脈沖中產(chǎn)生輸出幀脈沖；以及調(diào)整所述輸出幀脈沖的定時(shí)，以消除所述輸入幀脈沖中的抖動(dòng)。
下面將通過(guò)實(shí)例詳細(xì)說(shuō)明本發(fā)明。


圖1是本發(fā)明一個(gè)實(shí)施例的幀邊界辨別器電路的時(shí)序圖；圖2是主計(jì)數(shù)器的時(shí)序圖；圖3是不同步模式的一個(gè)實(shí)例；圖4是幀遲到模式的一個(gè)實(shí)例；圖5是幀早到模式的一個(gè)實(shí)例；圖6是電路的方框圖；圖7是顯示幀變化累加器操作的流程圖；圖8是顯示主計(jì)數(shù)器操作的流程圖。
本發(fā)明所述的電路產(chǎn)生一個(gè)內(nèi)部幀脈沖，即使有抖動(dòng)的輸入基準(zhǔn)時(shí)鐘和輸入幀脈沖，該內(nèi)部幀脈沖也是穩(wěn)定的。該電路需要較高速主時(shí)鐘和同步的輸入幀脈沖。這些被用作主輸入信號(hào)。
參見圖6，邊界辨別電路包括三個(gè)主要單元，即解碼器1、累加器2(accu)和主計(jì)數(shù)器3(msc)。計(jì)數(shù)器3是模8191計(jì)數(shù)器，它可以有0至8191之間的任何計(jì)數(shù)值。
解碼器1解碼計(jì)數(shù)器3的計(jì)數(shù)值，并且產(chǎn)生一個(gè)當(dāng)輸入幀脈沖到達(dá)時(shí)計(jì)數(shù)值為1-4的遲到信號(hào)4；一個(gè)當(dāng)計(jì)數(shù)值為8188-8191的早到信號(hào)5；和一個(gè)當(dāng)計(jì)數(shù)值為5-8187時(shí)的不同步信號(hào)6。信號(hào)4和信號(hào)5被輸入到累加器2，累加器2以描述的方式產(chǎn)生啟動(dòng)信號(hào)neg_full7和pos_full 8。信號(hào)6經(jīng)過(guò)OR型門9a和AND型門9到達(dá)計(jì)數(shù)器3的負(fù)荷輸入和累加器2的清零輸入。
當(dāng)信號(hào)6予以維持和輸入幀脈沖到達(dá)門9的輸入以及門9啟動(dòng)時(shí)，計(jì)數(shù)器3加載值1，下面將作詳細(xì)說(shuō)明。
下面將參考圖1至圖5的時(shí)序圖更充分解釋電路的操作。如圖1所示，內(nèi)部高速主時(shí)鐘，即mclk，是一個(gè)65.536MHz信號(hào)。通過(guò)使用一個(gè)倍增的鎖相環(huán)(PLL)按照一個(gè)已知方式從基準(zhǔn)時(shí)鐘產(chǎn)生該mclk?；鶞?zhǔn)時(shí)鐘可以為4.096MHz、8.192MHz或16.384MHz。
同步幀脈沖，即fpsyn_in，是8kHz脈沖，它是一個(gè)主時(shí)鐘周期寬度。利用其相應(yīng)的幀信號(hào)，從低速基準(zhǔn)時(shí)鐘創(chuàng)建該同步幀脈沖。低速基準(zhǔn)時(shí)鐘為4.096MHz、8.192MHz或16.384MHz，相應(yīng)的幀信號(hào)是一個(gè)8kHz脈沖，為一個(gè)基準(zhǔn)時(shí)鐘周期寬度。由于低速基準(zhǔn)時(shí)鐘可以有抖動(dòng)，因此fpsyn_in也是抖動(dòng)的信號(hào)。
邊界辨別器電路的輸出是一個(gè)修改的幀脈沖，即fpsyn_out。當(dāng)fpsyn_in沒(méi)有抖動(dòng)時(shí)，修改的幀脈沖在該實(shí)例中總是從圖1所示的fpsyn_in延遲一個(gè)主時(shí)鐘周期。當(dāng)fpsyn_in具有一個(gè)特定抖動(dòng)時(shí)，即該抖動(dòng)位于幀起點(diǎn)的-61ns到+61ns之內(nèi)并且由從高到低的fpsyn_in定義時(shí)，幀邊界辨別器電路產(chǎn)生fpsyn_out信號(hào)，該fpsyn_out信號(hào)具有關(guān)于抖動(dòng)的輸入幀脈沖fpsyn_in的固定延遲或者固定提前。
主時(shí)鐘計(jì)數(shù)器，即msc[12:0]，是13比特寬度，并且由信號(hào)mclk計(jì)時(shí)。在幀起點(diǎn)，主計(jì)數(shù)器msc預(yù)加載到“1”，然后計(jì)數(shù)到“8191”。在計(jì)數(shù)8191之后，msc飽和到“0”，這對(duì)應(yīng)于圖2所示的幀尾。
在理想情況下，當(dāng)fpsyn_in沒(méi)有抖動(dòng)時(shí)，在主計(jì)數(shù)器3計(jì)數(shù)到“0”時(shí)fpsyn_in信號(hào)變高。然后，當(dāng)計(jì)數(shù)器3計(jì)數(shù)到“1”時(shí)，產(chǎn)生已修改的幀脈沖fpsyn_out。在fpsyn_in信號(hào)出現(xiàn)抖動(dòng)時(shí)，fpsyn_in信號(hào)可以在計(jì)數(shù)器3的任何計(jì)數(shù)處變高，這取決于有關(guān)來(lái)自低速基準(zhǔn)時(shí)鐘的抖動(dòng)的基于每幀的變化。在此情況下，計(jì)數(shù)器3在fpsyn_in每次變高時(shí)不重新加載到“1”，因?yàn)閒psyn_out信號(hào)不提供每8192mclk周期的一個(gè)脈沖，這意味著某些時(shí)候?qū)⑹ヒ粠}沖，而某些時(shí)候?qū)⒃黾右粋€(gè)額外的幀脈沖。
為了處理fpsyn_in的抖動(dòng)，6比特累加器2與計(jì)數(shù)器3共同用來(lái)累加輸入幀脈沖，以便校正用來(lái)產(chǎn)生如圖6所示的fpsyn_out信號(hào)的計(jì)數(shù)器3。如果幀-到-幀變化小于±4mclk周期，約為±61ns，則幀校正將不會(huì)立即發(fā)生，而是將累加該變化。如果幀-到-幀變化是從+1到4mclk周期，則累加將遞增1；如果幀-到-幀變化是從-1到-4mclk，則累加將遞減1。只要總的幀累加到達(dá)±16(110000或者010000)，則將作出幀調(diào)整。如果幀-到-幀變化是零mclk周期，這意味著fpsyn_in在msc為“0”時(shí)變高(與理想的fpsyn_in相同)，則累加器2將保持其舊值。
該電路具有若干不同的操作模式。根據(jù)fpsyn_in與主計(jì)數(shù)器msc的內(nèi)容之間的關(guān)系，存在以下5種邊界辨別器的模式
1、不同步如果信號(hào)fpsyn_in在msc_cnt處于“5”到“8187”范圍時(shí)變高，則維持解碼單元的out_sync信號(hào)。out_sync信號(hào)加載“1”到msc計(jì)數(shù)器并且累加器accu清零。當(dāng)msc計(jì)數(shù)器與幀起點(diǎn)不同步時(shí)，可能出現(xiàn)此狀況。重新同步msc需要把“1”的初始值重新加載給msc。圖3顯示了這一情況。
2、幀遲到如果fpsyn_in信號(hào)在msc_cnt輸出處于“1”到“4”的范圍時(shí)變高，則維持解碼單元1的遲到信號(hào)，并且累加器2accu遞增1。該情況出現(xiàn)在輸入幀脈沖相對(duì)當(dāng)前幀信息遲到時(shí)。當(dāng)accu到達(dá)“+16”(010000)最大計(jì)數(shù)時(shí)，維持累加器2accu的pos_full信號(hào)8。當(dāng)計(jì)數(shù)器到達(dá)零以及維持pos_full信號(hào)時(shí)，計(jì)數(shù)器重新加載0并且累加器2清零。這具有同重復(fù)計(jì)數(shù)的相同效果。在重新加載msc之后，accu將停止一幀，并且在下一個(gè)fpsyn_in之后重新啟動(dòng)。圖4圖示了該情況。
3、幀早到如果fpsyn_in在msc_cnt輸出為“8188”到“8191”的范圍時(shí)變高，則維持解碼單元的早到信號(hào)，并且累加器accu遞減1。此情況出現(xiàn)在輸入幀脈沖相對(duì)于當(dāng)前幀信息早到時(shí)。當(dāng)accu到達(dá)“-16”(110000)的最小計(jì)數(shù)時(shí)，維持accu單元的neg_full信號(hào)。在此情況下，當(dāng)計(jì)數(shù)器到達(dá)8191的最大值時(shí)，計(jì)數(shù)器加載1并且累加器清零。這具有跳躍一個(gè)計(jì)數(shù)的效果。在重新加載msc之后，accu將停止一幀，并且在下一fpsyn_in之后重新開始。圖5圖示了這一情況。
4、幀準(zhǔn)時(shí)如果信號(hào)fpsyn_in在msc_cut輸出位于0的計(jì)數(shù)時(shí)變高，則計(jì)數(shù)器msc或者累加器accu中不發(fā)生變化。這種情況發(fā)生在圖1所示的幀變化不出現(xiàn)時(shí)。
5、幀快速跟蹤作為外部控制信號(hào)的fbden信號(hào)可以用來(lái)通過(guò)截止AND型門9來(lái)封閉整個(gè)電路。當(dāng)該信號(hào)通過(guò)反相器變低時(shí)，啟動(dòng)AND型門9，并且將在每幀進(jìn)行幀校正，而不考慮fpsyn_in與msc計(jì)數(shù)器的內(nèi)容之間的關(guān)系，這意味著通過(guò)輸入幀脈沖fpsyn_in，計(jì)數(shù)器msc每幀將加載1以及累加器每幀清零。該信號(hào)對(duì)于在初始化期間允許電路執(zhí)行快速幀跟蹤是有用的。一旦初始化結(jié)束，fbden信號(hào)應(yīng)當(dāng)予以高驅(qū)動(dòng)以啟動(dòng)正常操作模式。
再參見圖6，將看到解碼器l解碼主計(jì)數(shù)器msc的計(jì)數(shù)值，并產(chǎn)生三個(gè)輸出信號(hào)，即遲到信號(hào)4、早到信號(hào)5和out_sync信號(hào)6。當(dāng)msc計(jì)數(shù)是8188至8191時(shí)，早到信號(hào)5變高。當(dāng)msc計(jì)數(shù)器為1至4時(shí)，遲到信號(hào)4變高。如果msc計(jì)數(shù)為5至8187，則out_sync信號(hào)變高。其它兩個(gè)單元2、3利用這三個(gè)輸出信號(hào)確定整個(gè)電路的操作模式。
當(dāng)fpsyn_in變高以及早到信號(hào)5為高時(shí)，下一個(gè)模式將是幀早到模式；當(dāng)fpsyn_in變高以及遲到信號(hào)4為高時(shí)，下一個(gè)模式將是幀遲到模式；當(dāng)fpsyn_in變高以及out_sync為高時(shí)，下一個(gè)模式將是不同步模式；當(dāng)fpsyn_in變高以及這三個(gè)信號(hào)都不高時(shí)，下一個(gè)模式將是幀準(zhǔn)時(shí)模式。
累加器2是6比特累加器，它被fpsyn_in信號(hào)觸發(fā)。如果當(dāng)降信號(hào)(與來(lái)自解碼器單元的早到信號(hào)相同)為高時(shí)fpsyn_in變高，則accu遞減1；如果當(dāng)升信號(hào)(與來(lái)自解碼器單元的遲到信號(hào)相同)為高時(shí)fpsyn_in變高，則accu將遞增1；如果降信號(hào)和升信號(hào)都高，則累加器accu保持其舊值。當(dāng)accu到達(dá)-16(110000)或者+16(010000)時(shí)，將進(jìn)行幀調(diào)整，并且accu停止，等候來(lái)自msc的adjust_done信號(hào)再次重新啟動(dòng)。當(dāng)adjust_done信號(hào)出現(xiàn)時(shí)，累加器2清零，并保持停止直至第二fpsyn_in信號(hào)到達(dá)，這意味著在重新啟動(dòng)之前等候一個(gè)或多個(gè)幀。當(dāng)清零信號(hào)為高時(shí)，累加器2還可以清零，這通常發(fā)生于幀快速跟蹤模式。
圖7圖示了累加器2.23的操作流程圖。在步驟10，如果輸入幀脈沖到達(dá)代表不同步(out-of-sync)條件的x與n-y之間的計(jì)數(shù)器值，或者一個(gè)截止信號(hào)有效，則累加器清零以及累加器邏輯環(huán)到起點(diǎn)，否則累加器邏輯進(jìn)行到步驟11。在步驟11，如果從主計(jì)數(shù)器接收到adjust_done信號(hào)，指示調(diào)整已經(jīng)發(fā)生，則累加器2清零以及累加器邏輯環(huán)到起點(diǎn)，否則累加器邏輯進(jìn)行到步驟12。在步驟12，如果收到wait_one_frame信號(hào)，則累加器2清零以及累加器邏輯環(huán)到起點(diǎn)，否則累加器邏輯進(jìn)行到步驟13。在步驟13，如果累加器到達(dá)極限值，則累加器清零以及累加器邏輯環(huán)到起點(diǎn)，否則累加器邏輯進(jìn)行到步驟14。在步驟14，如果輸入幀脈沖遲到，則累加器遞增1以及累加器邏輯環(huán)到起點(diǎn)，否則累加器邏輯進(jìn)行到步驟15。在步驟15，如果輸入幀脈沖早到，則累加器遞減1以及累加器邏輯環(huán)回到起點(diǎn)，否則累加器邏輯進(jìn)行到步驟16。在步驟16，如果輸入幀脈沖既不遲到也不早到，則累加器邏輯環(huán)回到起點(diǎn)。
來(lái)自累加器accu的輸出信號(hào)是neg_full 7(當(dāng)accu＝-16)和pos_full 8(當(dāng)accu＝+16)。msc單元3利用這兩個(gè)信號(hào)7和8執(zhí)行幀調(diào)整。
主計(jì)數(shù)器3(msc)是由主時(shí)鐘計(jì)時(shí)的13比特主計(jì)數(shù)器。在幀快速跟蹤模式或者不同步模式中，當(dāng)fpsyn_in變高時(shí)，負(fù)載信號(hào)也為高，并且計(jì)數(shù)器msc預(yù)先加載“1”。與這兩個(gè)模式不同，如果neg_full信號(hào)7為高(當(dāng)accu＝-16時(shí))，在8191計(jì)數(shù)之后，則將計(jì)數(shù)器msc調(diào)整(或加載)到“1”，這意味著從主計(jì)數(shù)器msc移出一個(gè)計(jì)數(shù)。如果pos_full信號(hào)8為高(當(dāng)accu＝+16時(shí))，在0的計(jì)數(shù)之后，msc將被再次調(diào)整到計(jì)數(shù)0，這意味著把一個(gè)或多個(gè)計(jì)數(shù)加到msc。在調(diào)整的任意情況之后，來(lái)自計(jì)數(shù)器3的adjust_done信號(hào)將在一個(gè)周期變高，所以累加器2能夠重新啟動(dòng)。
圖8圖示了計(jì)數(shù)器msc單元的操作流。在步驟20，如果輸入幀脈沖到達(dá)代表不同步(out-of-sync條件)的x與n-y之間的計(jì)數(shù)器值，或者截止信號(hào)有效，則計(jì)數(shù)器值置位到第一初始值以及計(jì)數(shù)器邏輯環(huán)回到起點(diǎn)，否則計(jì)數(shù)器邏輯進(jìn)行到步驟21。在步驟21，如果累加器達(dá)到第一極限值，則計(jì)數(shù)器復(fù)位到當(dāng)所述計(jì)數(shù)器到達(dá)它的最大值時(shí)的第一初始值，并且計(jì)數(shù)器邏輯環(huán)回到起點(diǎn)，否則計(jì)數(shù)器邏輯進(jìn)行到步驟22。在步驟22，如果累加器達(dá)到第二極限值，則計(jì)數(shù)器復(fù)位到當(dāng)所述計(jì)數(shù)器達(dá)到所述第二極限值之后的第二初始值，即第二初始值，通常重復(fù)零，并且計(jì)數(shù)器邏輯環(huán)到起點(diǎn)，否則計(jì)數(shù)器邏輯遞增所述計(jì)數(shù)值為1，并且環(huán)回到起點(diǎn)。
out-of-sync信號(hào)6與OR型門9a的一個(gè)輸入相連接，所述OR型門9a的輸出與AND型門9的一個(gè)輸入相連接。所述AND型門9的輸出連接到主計(jì)數(shù)器3的負(fù)荷輸入，以及累加器2清零輸入。所述AND型門9的其它輸入接收輸入幀脈沖fpsyn_in。因此out-of-sync信號(hào)6啟動(dòng)主計(jì)數(shù)器3的負(fù)荷輸入。
截止信號(hào)fbden反向并施加到所述OR型門9a的第二輸入。當(dāng)信號(hào)fbden維持時(shí)，由解碼器1和累加器2組成的控制電路予以有效地封閉，以便主計(jì)數(shù)器3連續(xù)跟蹤輸入幀脈沖。
本領(lǐng)域熟練技術(shù)人員將會(huì)明白，能夠在所附權(quán)利要求的范圍內(nèi)對(duì)本發(fā)明作出許多變化。特別是，本領(lǐng)域熟練技術(shù)人員將會(huì)明白，在任何計(jì)數(shù)值將被視為零位置的意義上，可以有任意的脈沖計(jì)數(shù)方案。為了方便起見，可以考慮計(jì)數(shù)器在1開始計(jì)數(shù)，在0結(jié)束計(jì)數(shù)。
權(quán)利要求
1.一種幀邊界辨別器，包括第一輸入，用于接收高速主時(shí)鐘信號(hào)，所述主時(shí)鐘信號(hào)具有一幀內(nèi)的多個(gè)主時(shí)鐘脈沖；第二輸入，用于接收處于抖動(dòng)的同步輸入幀脈沖；輸出幀脈沖生成器，受所述高速主時(shí)鐘信號(hào)控制，以生成輸出幀脈沖；和控制電路，比較所述同步輸入幀脈沖的定時(shí)與所述主時(shí)鐘脈，并且調(diào)整所述輸出幀脈沖的定時(shí)，以消除所述輸入幀脈沖的抖動(dòng)。
2.根據(jù)權(quán)利要求1所述的幀邊界辨別器，其中所述輸出幀脈沖生成器是一個(gè)由所述高速主時(shí)鐘脈沖計(jì)時(shí)的主計(jì)數(shù)器，當(dāng)?shù)竭_(dá)預(yù)定計(jì)數(shù)時(shí)，所述主時(shí)鐘脈沖產(chǎn)生所述輸出幀脈沖。
3.根據(jù)權(quán)利要求2所述的幀邊界辨別器，其中所述控制電路調(diào)整所述主計(jì)數(shù)器的計(jì)數(shù)，已調(diào)整所述輸出幀脈沖的定時(shí)。
4.根據(jù)權(quán)利要求3所述的幀邊界辨別器，其中一幀內(nèi)通常存在n個(gè)高速時(shí)鐘脈沖，其中n是一個(gè)預(yù)定數(shù)，所述主計(jì)數(shù)器計(jì)數(shù)模n，當(dāng)輸入幀脈沖到達(dá)代表out-of-sync條件的計(jì)數(shù)值時(shí)，所述控制電路維持第一控制信號(hào)，并且其中當(dāng)維持所述第一控制信號(hào)的時(shí)候，一個(gè)輸入幀脈沖到達(dá)時(shí)，所述計(jì)數(shù)器把它的計(jì)數(shù)值調(diào)整到第一預(yù)定初始值。
5.根據(jù)權(quán)利要求4所述的幀邊界辨別器，其中所述預(yù)定初始值是1。
6.根據(jù)權(quán)利要求4所述的幀邊界辨別器，其中當(dāng)輸入幀脈沖到達(dá)代表遲到條件的計(jì)數(shù)器值時(shí)，所述控制電路產(chǎn)生第二控制信號(hào)，以及當(dāng)幀脈沖到達(dá)代表幀早到條件的計(jì)數(shù)值時(shí)，所述控制電路產(chǎn)生第三控制信號(hào)，所述控制電路包括由所述第二控制和第三控制信號(hào)之一遞減和由所述第二和第三控制信號(hào)之另一個(gè)遞增的累加器，所述累加器在到達(dá)極限值時(shí)，維持相應(yīng)的啟動(dòng)信號(hào)，以便當(dāng)?shù)竭_(dá)預(yù)定計(jì)數(shù)值時(shí)，調(diào)整所述主計(jì)數(shù)器的計(jì)數(shù)值。
7.根據(jù)權(quán)利要求6所述的幀邊界辨別器，其中在到達(dá)零計(jì)數(shù)值之后，所述啟動(dòng)信號(hào)的第一啟動(dòng)信號(hào)把計(jì)數(shù)值復(fù)位到零，以便重復(fù)計(jì)數(shù)，以及在到達(dá)最大計(jì)數(shù)值之后，所述啟動(dòng)信號(hào)的第二啟動(dòng)信號(hào)把計(jì)數(shù)值置位到1，以便跳過(guò)一個(gè)計(jì)數(shù)。
8.根據(jù)權(quán)利要求6所述的幀邊界辨別器，其中當(dāng)所述輸入幀脈沖到達(dá)x與n-y之間的計(jì)數(shù)器值時(shí)，所述控制電路產(chǎn)生所述第一控制信號(hào)，其中x和y是等于或不等于以及小于n的數(shù)。
9.根據(jù)權(quán)利要求6所述的幀邊界辨別器，其中當(dāng)輸入幀脈沖到達(dá)計(jì)數(shù)器值d1≤x時(shí)，所述控制電路產(chǎn)生所述第二控制信號(hào)，其中d1是第一初始值，以及當(dāng)幀脈沖到達(dá)計(jì)數(shù)器值≥n-y時(shí)，所述控制電路產(chǎn)生所述第三控制信號(hào)。
10.根據(jù)權(quán)利要求9所述的幀邊界辨別器，其中所述第一初始值d1是1。
11.根據(jù)權(quán)利要求9所述的幀邊界辨別器，其中所述第二控制信號(hào)遞增所述累加器，所述第三控制信號(hào)遞減所述累加器。
12.根據(jù)權(quán)利要求6所述的幀邊界辨別器，其中所述累加器是一個(gè)從-16到+16的數(shù)值范圍的6比特累加器。
13.根據(jù)權(quán)利要求9所述的幀邊界辨別器，其中所述控制電路包括一個(gè)解碼器，所述解碼器依據(jù)所述輸入幀脈沖到達(dá)確定所述主計(jì)數(shù)器的計(jì)數(shù)。
14.根據(jù)權(quán)利要求13所述的幀邊界辨別器，其中當(dāng)所述輸入幀脈沖達(dá)到0的計(jì)數(shù)值時(shí)，所述解碼器不產(chǎn)生調(diào)整信號(hào)，并且所述累加器或者所述主計(jì)數(shù)器不發(fā)生調(diào)整。
15.根據(jù)權(quán)利要求14所述的幀邊界辨別器，還包括一個(gè)截止信號(hào)，用于封閉所述控制電路，其中當(dāng)所述控制電路封閉時(shí)，依據(jù)每個(gè)輸入幀脈沖的到達(dá)復(fù)位所述計(jì)數(shù)器。
16.根據(jù)權(quán)利要求15所述的幀邊界辨別器，其中所述第二輸入連接邏輯元件，所述邏輯元件在工作時(shí)，根據(jù)輸入幀脈沖的到達(dá)復(fù)位所述主計(jì)數(shù)器。
17.根據(jù)權(quán)利要求16所述的幀邊界辨別器，其中所述邏輯元件由所述第一控制信號(hào)控制。
18.根據(jù)權(quán)利要求17所述的幀邊界辨別器，其中所述邏輯元件還由所述截止信號(hào)控制。
19.根據(jù)權(quán)利要求18所述的幀邊界辨別器，其中所述邏輯元件是AND型門。
20.根據(jù)權(quán)利要求19所述的幀邊界辨別器，還包括OR型門，所述OR型門與所述AND型門的一個(gè)輸入相連接，所述OR型門在其輸入處接收所述截止信號(hào)(或其反向信號(hào))和所述第一控制信號(hào)。
21.根據(jù)權(quán)利要求16所述幀邊界辨別器，其中所述邏輯元件還與一個(gè)依據(jù)輸入幀脈沖的到達(dá)所述累加器清零的輸入相連接。
22.一種辨別數(shù)字電話中幀邊界的方法，包括以下步驟產(chǎn)生一個(gè)高速主時(shí)鐘信號(hào)，該主時(shí)鐘信號(hào)具有一幀內(nèi)的多個(gè)主時(shí)鐘脈沖；接收處于抖動(dòng)的同步輸入幀脈沖；比較所述同步輸入幀脈沖的定時(shí)與所述主時(shí)鐘脈沖；從所述主時(shí)鐘脈沖中產(chǎn)生輸出幀脈沖；和調(diào)整所述輸出幀脈沖的定時(shí)，以消除所述輸入幀脈沖的抖動(dòng)。
23.根據(jù)權(quán)利要求22所述的方法，其中一個(gè)主時(shí)鐘計(jì)數(shù)器計(jì)數(shù)所述高速時(shí)鐘脈沖，并且當(dāng)所述主計(jì)數(shù)器到達(dá)一個(gè)預(yù)定計(jì)數(shù)時(shí)，產(chǎn)生所述輸出幀脈沖。
24.根據(jù)權(quán)利要求23所述的方法，其中所述主計(jì)數(shù)器的計(jì)數(shù)值予以調(diào)整，以調(diào)整所述輸出幀脈沖的定時(shí)。
25.根據(jù)權(quán)利要求24所述的方法，其中一幀內(nèi)通常存在n個(gè)高速時(shí)鐘脈沖，其中n是一個(gè)預(yù)定數(shù)，所述主計(jì)數(shù)器計(jì)數(shù)模n，當(dāng)一個(gè)輸入幀脈沖到達(dá)代表out-of-sync條件的計(jì)數(shù)器值之后，就復(fù)位所述主計(jì)數(shù)器。
26.根據(jù)權(quán)利要求25所述的方法，其中代表out-of-sync條件的所述計(jì)數(shù)器值位于x與n-y之間，其中x和y是等于或不等于以及小于n的數(shù)。
27.根據(jù)權(quán)利要求25所述的方法，其中當(dāng)輸入幀脈沖到達(dá)計(jì)數(shù)器值0≤x時(shí)，產(chǎn)生所述第二控制信號(hào)，以及當(dāng)幀脈沖到達(dá)計(jì)數(shù)器值≥n-y時(shí)，產(chǎn)生所述第三控制信號(hào)，所述第二和第三控制信號(hào)之一遞減一個(gè)累加器，所述第二和第三控制信號(hào)的另一個(gè)遞增一個(gè)累加器，所述累加器在達(dá)到極限值時(shí)，維持啟動(dòng)信號(hào)，以便當(dāng)所述主計(jì)數(shù)器的計(jì)數(shù)達(dá)到預(yù)置值時(shí)，調(diào)整所述主計(jì)數(shù)器。
28.根據(jù)權(quán)利要求27所述的方法，其中所述第二控制信號(hào)遞增所述累加器，所述第三控制信號(hào)遞減所述累加器。
29.根據(jù)權(quán)利要求27所述的方法，其中當(dāng)輸入幀脈沖達(dá)到0的計(jì)數(shù)時(shí)，所述累加器或者所述主計(jì)數(shù)器不發(fā)生調(diào)整。
30.根據(jù)權(quán)利要求27所述的方法，其中在所述主計(jì)數(shù)器復(fù)位之后，所述累加器執(zhí)行以下的累加器邏輯步驟1)如果輸入幀脈沖達(dá)到x與n-y之間的計(jì)數(shù)器值，或者一個(gè)截止信號(hào)有效，則所述累加器清零，以及所述累加器邏輯環(huán)到起點(diǎn)，否則所述累加器進(jìn)行到步驟2；步驟2)如果從所述主計(jì)數(shù)器接收到adjust_done信號(hào)，則所述累加器清零以及所述累加器邏輯環(huán)到起點(diǎn)，否則所述累加器邏輯進(jìn)行到步驟3；步驟3)如果收到wait_one_frame信號(hào)，則所述累加器清零以及所述累加器邏輯環(huán)到起點(diǎn)，否則所述累加器邏輯進(jìn)行到步驟4；步驟4)如果累加器到達(dá)極限值，則所述累加器清零以及所述累加器邏輯環(huán)到起點(diǎn)，否則所述累加器邏輯進(jìn)行到步驟5；步驟5)如果輸入幀脈沖遲到，則所述累加器遞增1以及所述累加器邏輯環(huán)到起點(diǎn)，否則所述累加器邏輯進(jìn)行到步驟6；步驟6)如果輸入幀脈沖早到，則所述累加器遞減1以及所述累加器邏輯環(huán)回到起點(diǎn)，否則所述累加器邏輯進(jìn)行到步驟7；和步驟7)如果輸入幀脈沖既不遲到也不早到，則所述累加器邏輯環(huán)回到起點(diǎn)。
31.根據(jù)權(quán)利要求30所述的方法，其中所述主計(jì)數(shù)器執(zhí)行以下計(jì)數(shù)器邏輯步驟1)如果輸入幀脈沖到達(dá)x與n-y之間的計(jì)數(shù)器值，或者截止信號(hào)有效，則所述計(jì)數(shù)器值置位到第一初始值以及所述計(jì)數(shù)器邏輯環(huán)回到起點(diǎn)，否則所述計(jì)數(shù)器邏輯進(jìn)行到步驟2；步驟2)如果累加器達(dá)到第一極限值，則所述計(jì)數(shù)器復(fù)位到當(dāng)所述計(jì)數(shù)器達(dá)到其最大值時(shí)的第一初始值，并且所述計(jì)數(shù)器邏輯環(huán)到起點(diǎn)，否則所述計(jì)數(shù)器邏輯進(jìn)行到步驟3；步驟3)如果累加器達(dá)到第二極限值，則所述計(jì)數(shù)器復(fù)位到當(dāng)所述計(jì)數(shù)器達(dá)到所述第二極限值之后的第二初始值，以及所述計(jì)數(shù)器邏輯環(huán)到起點(diǎn)，否則所述計(jì)數(shù)器邏輯遞增所述計(jì)數(shù)值為1，并且環(huán)回到起點(diǎn)。
全文摘要
本發(fā)明涉及一種幀邊界辨別器，所述幀邊界辨別器具有接收高速主時(shí)鐘信號(hào)的第一輸入，該主時(shí)鐘信號(hào)具有一幀內(nèi)的多個(gè)主時(shí)鐘脈沖；和接收處于抖動(dòng)的同步輸入幀脈沖的第二輸入，受所述高速主時(shí)鐘信號(hào)控制的輸出幀脈沖生成器生成輸出幀脈沖，控制電路將所述同步的輸入幀脈沖的定時(shí)與所述主時(shí)鐘脈沖相比較，并且調(diào)整所述輸出幀脈沖的定時(shí)，以消除所述輸入幀脈沖的抖動(dòng)。
文檔編號(hào)H04J3/06GK1615602SQ03802129
公開日2005年5月11日 申請(qǐng)日期2003年6月17日 優(yōu)先權(quán)日2002年6月18日
發(fā)明者西蒙·約翰·斯蓋爾斯坎, 王文寶 申請(qǐng)人:卓聯(lián)半導(dǎo)體股份有限公司