專利名稱：8×8兩維整數(shù)離散余弦變換的變換電路及反變換電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種數(shù)字集成電路制造技術(shù)，特別是涉及一種進(jìn)行8×8整數(shù)離散余弦變換的變換及反變換電路。
背景技術(shù)：
目前8×8離散余弦變換(DCT Discrete Cosine Transform，)的變換和反變換技術(shù)廣泛地應(yīng)用于MPEG4(運(yùn)動(dòng)圖像專家組)、JPEG(聯(lián)合圖像編碼專家組)等各種壓縮算法中。由K-L(Karhunen-Loeve卡胡南-洛夫變換)理論，可知K-L變換是對(duì)具有統(tǒng)計(jì)特征的信號(hào)在最小平方誤差下的最優(yōu)變換，而DCT變換則是K-L變換的次優(yōu)解。而且在數(shù)字電路的實(shí)現(xiàn)中，如何高精度的對(duì)DCT進(jìn)行整數(shù)逼近就是一個(gè)重要的問題。但是，由于對(duì)DCT變換和反變換的整數(shù)化技術(shù)中存在著變換精度低的缺點(diǎn)，容易造成經(jīng)過變換和反變換后所得到的變換數(shù)據(jù)和原有數(shù)據(jù)之間存在著較大的失真度，因此造成在單片集成化數(shù)字電路的實(shí)現(xiàn)上性能下降。

發(fā)明內(nèi)容
本發(fā)明解決的技術(shù)問題是提供一種進(jìn)行8×8兩維整數(shù)DCT變換及反變換電路，它可使經(jīng)過整數(shù)DCT變換及反變換后所得到的變換數(shù)據(jù)和原有數(shù)據(jù)之間的失真度小、精度高、速度快，而且硬件實(shí)現(xiàn)簡單易行。
為解決上述技術(shù)問題，本發(fā)明進(jìn)行8×8兩維整數(shù)DCT變換電路，共分三層，每層產(chǎn)生八個(gè)輸出端；第一層包括八個(gè)輸入端x0～x7，以及八個(gè)輸出端m0～m7，其輸入與輸出之間的關(guān)系為輸出m0為輸入x0和x7之和，輸出m1為輸入x1和x6之和，輸出m2為輸入x2和x5之和，輸出m3為輸入x3和x4之和，輸出m4為輸入x3和x4之差，輸出m5為輸入x2和x5之差，輸入m6為輸入x1和x6之差，輸出m7為輸入x0和x7之差；所述第一層輸入與輸出之間的關(guān)系采用8個(gè)加法器實(shí)現(xiàn)；第一層的八個(gè)輸出端分別接連第二層的八個(gè)輸入端；第二層分為上下兩層，上層的輸入端包括m0、m1、m2、m3，下層的輸入端包括m4、m5、m6、m7；所述上層又分成前層和后層，前層的輸入端即為上層的輸入端m0、m1、m2、m3，前層的輸出端為q0、q1、q2、q3，前層的輸出端連接后層的輸入端；所述前層的輸入和輸出之間的關(guān)系為輸出q0為輸入m0與m3之和，輸出q1為輸入m1和m2之和，輸出q2為輸入m1和m2之差，輸出q3為輸入m0和m3之差，所述前層的輸入與輸出之間的關(guān)系用4個(gè)加法器實(shí)現(xiàn)；后層的輸出端為p0～p3，后層的輸入和輸出之間的關(guān)系為輸出p0為輸入q0和q1之和，輸出p1為4倍的輸入q2和9倍的輸入q3之和，輸出p2為輸入q0和q1之差，輸出p3為4倍的輸入q3和9倍的輸入q2之差，所述后層的輸入與輸出之間的關(guān)系用4個(gè)加法器及4個(gè)移位器實(shí)現(xiàn)；后層的四個(gè)輸出端即為上層的四個(gè)輸出端p0、p1、p2、p3；下層的輸出端為p4～p7，其輸入和輸出之間的關(guān)系為輸出P4為-10倍的輸入m4，8倍的輸入m5，6倍的輸入m6和2倍的輸入m7之和；輸出P5為8倍的輸入m4，2倍的輸入m5，10倍的輸入m6和6倍的輸入m7之和；輸出p6為6倍的輸入m4，10倍的輸入m5，-2倍的輸入m6和8倍的輸入m7之和；輸出p7為2倍的輸入m4，6倍的輸入m5，8倍的輸入m6和10倍的輸入m7之和；所述下層的輸入與輸出之間的關(guān)系采用8個(gè)加法器及12個(gè)移位器實(shí)現(xiàn)，由上層的四個(gè)輸出端p0～p3和下層的四個(gè)輸出端p4～p7共同構(gòu)成第二層的八個(gè)輸出端p0～p7，并連接第三層的八個(gè)輸入端；第三層輸出端為y0～y1，其中輸出y0等于輸入p0，輸出y1等于輸入p7，輸出y2等于輸入p1，輸出y3等于輸入p6，輸出y4等于輸入p2，輸出y5等于輸入p5，輸出y6等于輸入p3，輸出y7等于輸入p4。
本發(fā)明進(jìn)行8×8兩維整數(shù)DCT反變換電路，同樣也分為三層，每層產(chǎn)生八個(gè)輸出端；第一層的輸入端為h0～h7，輸出為s0～s7；其輸入與輸出之間的關(guān)系為輸出s0等于輸入h0，輸出s1等于輸入h7，輸出s2等于輸入h1，輸出s3等于輸入h6，輸出s4等于輸入h2，輸出s5等于輸入h5，輸出s6等于輸入h3，輸出s7等于輸入h4，第一層的八個(gè)輸出端連接第二層的八個(gè)輸入端；第二層也分為上下兩層，上層輸入端為s0、s1、s2、s3，上層又分為前后兩層，前層的輸入端即為上層的輸入端s0～s3，前層的輸出端為d0～d3，前層的輸出與輸入之間的關(guān)系為；輸出d0是輸入s0和s1之和，輸出d1是4倍的輸入s2和9倍的輸入s3之和，輸出d2是輸入s0和s1之差，輸出d3是4倍的輸入s3和9倍的輸入s2之差，所述前層的輸出與輸入之間的關(guān)系采用4個(gè)加法器及4個(gè)移位器實(shí)現(xiàn)；前層的四個(gè)輸出端連接后層的四個(gè)輸入端；后層的輸出端為f0～f3，其輸出與輸入之間的關(guān)系為輸出f0為輸入d0和d3之和，輸出f1是輸入d1和d2之和，輸出f2是輸入d1和d2之差，輸出f3是輸入d0和d3之差，后層的四個(gè)輸出端也同樣為上層的四個(gè)輸出端f0～f3，所述后層的輸出與輸入之間的關(guān)系采用4個(gè)加法器實(shí)現(xiàn)；下層的四個(gè)輸出端為f4～f7，其輸出與輸入之間的關(guān)系為輸出f4為-10倍的輸入s4，8倍的輸入s5，-6倍的輸入s6和2倍的輸入s7之和；輸出f5為8倍的輸入s4，2倍的輸入s5，-10倍的輸入s6和6倍的輸入s7之和；輸出f6為-6倍的輸入s4，-10倍的輸入s5，-2倍的輸入s6和8倍的輸入s7之和；輸出f7為2倍的輸入s4，6倍的輸入s5，8倍的輸入s6和10倍的輸入7之和；所述下層的輸出與輸入之間的關(guān)系采用8個(gè)加法器及12個(gè)移位器實(shí)現(xiàn)，上層的四個(gè)輸出端f0～f3與下層的四個(gè)輸出端f4～f7共同構(gòu)成第二層的八個(gè)輸出端f0～f7，并連接第三層的八個(gè)輸入端；第三層的輸出端為z0～z7，其輸出與輸入之間的關(guān)系為輸出z0為輸入f0和f7之和；輸出z1為輸入f1和f6之和；輸出z2為輸入f2和f5之和；輸出z3為輸入f3和f4之和；輸出z4為輸入f3和f4之差；輸出z5為輸入f2和f5之差；輸出z6為輸入f1和f6之差；輸出z7為輸入f0和f7之差，所述第三層的輸出與輸入之間的關(guān)系采用8個(gè)加法器實(shí)現(xiàn)。
采用本發(fā)明8×8兩維整數(shù)離散余弦變換的變換電路及反變換電路，均采用24個(gè)加法器和16個(gè)移位器就可以實(shí)現(xiàn)高精度的8×8兩維整數(shù)DCT變換和反變換。變換后的數(shù)據(jù)精度高、失真度極小、速度快，而且硬件實(shí)現(xiàn)簡單易行，具有很好的推廣價(jià)值。


圖1是本發(fā)明整數(shù)離散余弦變換的變換電路第一層原理圖圖2是本發(fā)明整數(shù)離散余弦變換的變換電路第二層上層原理圖圖3是本發(fā)明整數(shù)離散余弦變換的變換電路第二層下層原理圖圖4是本發(fā)明整數(shù)離散余弦變換的變換電路第三層原理圖圖5是本發(fā)明整數(shù)離散余弦變換的反變換電路第一層原理圖圖6是本發(fā)明整數(shù)離散余弦變換的反變換電路第二層上層原理圖圖7是本發(fā)明整數(shù)離散余弦變換的反變換電路第二層下層原理圖圖8是本發(fā)明整數(shù)離散余弦變換的反變換電路第三層原理圖。
具體實(shí)施例方式
本發(fā)明進(jìn)行8×8兩維整數(shù)DCT變換電路分三層，每層產(chǎn)生8個(gè)輸出端。第一層的輸出作為第二層的輸入進(jìn)行運(yùn)算，第二層的運(yùn)算結(jié)果再作為第三層的輸入，第三層運(yùn)算所得的結(jié)果即為8×8兩維整數(shù)DCT變換電路的運(yùn)算結(jié)果。下面結(jié)合一個(gè)具體實(shí)施例對(duì)本發(fā)明進(jìn)行詳細(xì)說明。
如圖1所示，本發(fā)明進(jìn)行8×8兩維整數(shù)DCT變換電路，第一層包括八個(gè)輸入端x0～x7，以及八個(gè)輸出端m0～m7，其輸入與輸出之間的關(guān)系可用下列公式表示m0＝x0+x7m1＝x1+x6m2＝x2+x5m3＝x3+x4m4＝x3-x4m5＝x2-x5m6＝x1-x6m7＝x0-x7即輸出m0為輸入x0和x7之和，采用加法器j0實(shí)現(xiàn)。輸出m1為輸入x1和x6之和，采用加法器j1實(shí)現(xiàn)。輸出m2為輸入x2和x5之和，采用加法器j2實(shí)現(xiàn)。輸出m3為輸入x3和x4之和采用加法器j3實(shí)現(xiàn)。輸出m4為輸入x3和x4之差采用加法器j4實(shí)現(xiàn)。輸出m5為輸入x2和x5之差采用加法器j5實(shí)現(xiàn)。輸入m6為輸入x1和x6之差采用加法器j6實(shí)現(xiàn)。輸出m7為輸入x0和x7之差采用加法器j7實(shí)現(xiàn)。第一層的八個(gè)輸出端分別連接第二層的八個(gè)輸入端。
第二層分為上下兩層。如圖2所示，上層的輸入為m0、m1、m2、m3，下層的輸入為m4、m5、m6、m7。所述上層又分成前層和后層，前層的輸入即為上層的輸入m0、m1、m2、m3，前層的輸出為q0、q1、q2、q3，前層的輸出端連接后層的輸入端。所述前層的輸入和輸出之間的關(guān)系可用下列公式表示q0＝m0+m3
q1＝m1+m2q2＝m1-m2q3＝m0-m3即將前層的四個(gè)輸入m0～m3分成兩組，m0和m3為一組，m1和m2為一組，每組分別作一次加法和一次減法，所得到的結(jié)果即為前層的四個(gè)輸出。其中，輸出q0為輸入m0與m3之和，采用加法器j8實(shí)現(xiàn)。輸出q1為輸入m1和m2之和，采用加法器j9實(shí)現(xiàn)。輸出q2為輸入m1和m2之差，采用加法器j10實(shí)現(xiàn)。輸出q3為輸入m0和m3之差，采用加法器j11實(shí)現(xiàn)。
后層的輸出端為p0～p3，后層的輸入和輸出之間的關(guān)系可用下列公式表示p0＝q0+q1p1＝4q2+9q3p2＝q0-q1p3＝4q2-9q3即輸出p0為輸入q0和q1之和，采用加法器j12實(shí)現(xiàn)。輸出p1為4倍的輸入q2和9倍的輸入q3之和，采用移位器y0、y1和加法器j13實(shí)現(xiàn)。輸出p2為輸入q0和q1之差，采用加法器j14實(shí)現(xiàn)。輸出p3為4倍的輸入q2和9倍的輸入q3之差，采用移位器y2、y3和加法器j15實(shí)現(xiàn)。后層的四個(gè)輸出端即為上層的四個(gè)輸出端p0、p1、p2、p3。
如圖3所示，下層的輸出端為p4～p7，其輸入和輸出之間的關(guān)系可用下列公式表示p4＝-10m4+8m5-6m6+2m7p5＝8m4+2m5-10m6+6m7p6＝-6m4-10m5-2m6+8m7p7＝2m4+6m5+8m6+10m7
即輸出P4為-10倍的輸入m4，8倍的輸入m5，6倍的輸入m6和2倍的輸入m7之和，采用移位器y4、y5、y12和加法器j16、j20實(shí)現(xiàn)。輸出P5為8倍的輸入m4，2倍的輸入m5，10倍的輸入m6和6倍的輸入m7之和，采用移位器y6、y7、y13和加法器j17、j21實(shí)現(xiàn)。輸出p6為6倍的輸入m4，10倍的輸入m5，-2倍的輸入m6和8倍的輸入m7之和，采用移位器y8、y9、y14和加法器j18、j22實(shí)現(xiàn)。輸出p7為2倍的輸入m4，6倍的輸入m5，8倍的輸入m6和10倍的輸入m7之和，采用移位器y10、y11、y15和加法器j19、j23實(shí)現(xiàn)。于是得到下層的四個(gè)輸出端p4～p7。由上層的四個(gè)輸出端p0～p3和下層的四個(gè)輸出端p4～p7共同構(gòu)成第二層的八個(gè)輸p0～p7，并與第三層的八個(gè)輸入端連接。
如圖4所示，第三層的輸出為y0～y7。其輸出與輸入之間的關(guān)系為輸出y0等于輸入p0，輸出y1等于輸入p7，輸出y2等于輸入p1，輸出y3等于輸入p6，輸出y4等于輸入p2，輸出y5等于輸入p5，輸出y6等于輸入p3，輸出y7等于輸入p4。其輸入和輸出之間的關(guān)系可用下列公式表示y0＝p0；y1＝p7；y2＝p1；y3＝p6；y4＝p2；y5＝p5；y6＝p3；y7＝p4。
本發(fā)明8×8兩維整數(shù)DCT反變換電路，同樣也分三層，每層產(chǎn)生八個(gè)輸出端。即第一層的輸出作為第二層的輸入進(jìn)行運(yùn)算，第二層的運(yùn)算結(jié)果再作為第三層的輸入，第三層運(yùn)算所得的結(jié)果即為反變換的運(yùn)算結(jié)果。下面結(jié)合一個(gè)具體實(shí)施例對(duì)本發(fā)明反變換電路進(jìn)行詳細(xì)說明。
如圖5所示，第一層的輸入為h0～h7，輸出為s0～s7。其輸入與輸出之間的關(guān)系可用下列公式表示s0＝h0s1＝h7s2＝h1s3＝h6
s4＝h2s5＝h5s6＝h3s7＝h4即第一層的輸出s0等于輸入h0；輸出s1等于輸入h7；輸出s2等于輸入h1；輸出s3等于輸入h6，輸出s4等于輸入h2，輸出s5等于輸入h5，輸出s6等于輸入h3，輸出s7等于輸入h4。第一層的八個(gè)輸出端連接第二層的八個(gè)輸入端。
第二層也分為上下兩層。如圖6所示，上層輸入端包括s0、s1、s2、s3。上層又分為前后兩層。前層的輸入即為上層的輸入s0～s3，前層的輸出為d0、d1、d2、d3。前層的輸出d0是輸入s0和s1之和，采用加法器j24實(shí)現(xiàn)。輸出d1是4倍的輸入s2和9倍的輸入s3之和，采用移位器y16、y17和加法器j25實(shí)現(xiàn)。輸出d2是輸入s0和s1之差，采用加法器j26實(shí)現(xiàn)。輸出d3是4倍的輸入s3和9倍的輸入s2之差，采用移位器y18、y19和加法器j27實(shí)現(xiàn)。前層的四個(gè)輸出端連接后層的四個(gè)輸入端。
后層的輸出端為f0、f1、f2、f3。后層的輸出f0為輸入d0和d3之和；采用加法器j28實(shí)現(xiàn)。輸出f1是輸入d1和d2之和，采用加法器j29實(shí)現(xiàn)。輸出f2是輸入d1和d2之差，采用加法器j30實(shí)現(xiàn)。輸出f3是輸入d0和d3之差，采用加法器j31實(shí)現(xiàn)。后層的四個(gè)輸出端也同樣為上層的四個(gè)輸出端f0～f3。
如圖7所示，下層的四個(gè)輸出端為f4、f5、f6、f7。下層的輸出f4為-10倍的輸入s4，8倍的輸入s5，-6倍的輸入s6和2倍的輸入s7之和；采用移位器y20、y21、y28和加法器j32、j36實(shí)現(xiàn)。輸出f5為8倍的輸入s4，2倍的輸入s5，-10倍的輸入s6和6倍的輸入s7之和；采用移位器y22、y23、y29和加法器j33、j37實(shí)現(xiàn)。輸出f6為-6倍的輸入s4，-10倍的輸入s5，-2倍的輸入s6和8倍的輸入s7之和；采用移位器y24、y25、y30和加法器j34、j38實(shí)現(xiàn)。輸出f7為2倍的輸入s4，6倍的輸入s5，8倍的輸入s6和10倍的輸入7之和。采用移位器y26、y27、y31和加法器j35、j39實(shí)現(xiàn)。上層的四個(gè)輸出端f0～f3與下層的四個(gè)輸出端f4～f7共同構(gòu)成第二層的八個(gè)輸出端f0～f7。以上所述可用下面的公式表示d0＝s0+s1d1＝4s2+9s3d2＝s0-s1d3＝-9s2+4s3f0＝d0+d3f1＝d1+d2f2＝d1-d2f3＝d0-d3f4＝-10s4+8s5-6s6+2s7f5＝8s4+2s5-10s6+6s7f6＝-6s4-10s5-2s6+8s7f7＝2s4+6s5+8s6+10s7第二層的八個(gè)輸出端連接第三層的八個(gè)輸入端。
如圖8所示，第三層的輸出端為z0～z7。第三層的輸出z0為輸入f0和f7之和，采用加法器j40實(shí)現(xiàn)。輸出z1為輸入f1和f6之和，采用加法器j41實(shí)現(xiàn)。輸出z2為輸入f2和f5之和，采用加法器j42實(shí)現(xiàn)。輸出z3為輸入f3和f4之和，采用加法器j43實(shí)現(xiàn)。輸出z4為輸入f3和f4之差，采用加法器j44實(shí)現(xiàn)。輸出z5為輸入f2和f5之差，采用加法器j45實(shí)現(xiàn)。輸出z6為輸入f1和f6之差，采用加法器j46實(shí)現(xiàn)。輸出z7為輸入f0和f7之差。采用加法器j47實(shí)現(xiàn)。以上所述可用下面的公式表示
z0＝f0+f7z1＝f1+f6z2＝f2+f5z3＝f3+f4z4＝f3-f4z5＝f2-f5z6＝f1-f6z7＝f0-f7本發(fā)明8×8兩維整數(shù)離散余弦變換的變換電路及反變換電路既可以單片集成化，也可以作為芯片中的一個(gè)獨(dú)立模型進(jìn)行集成化。進(jìn)行集成化后，其外圍不需再接任何的外圍元件。圖1～圖8中加法器輸入端具有空心圓圈的表示以加法器做減法操作。
當(dāng)進(jìn)行了8×8兩維整數(shù)DCT變換和反變換運(yùn)算結(jié)束后，可以用下面所列的表一和表二所給出的量化關(guān)系表進(jìn)行量化。
表一、

表二、

權(quán)利要求
1.一種8×8兩維整數(shù)離散余弦變換的變換電路，其特征在于所述變換電路共分三層，每層產(chǎn)生八個(gè)輸出端；第一層包括八個(gè)輸入端x0～x7，以及八個(gè)輸出端m0～m7，其輸入與輸出之間的關(guān)系為輸出m0為輸入x0和x7之和，輸出m1為輸入x1和x6之和，輸出m2為輸入x2和x5之和，輸出m3為輸入x3和x4之和，輸出m4為輸入x3和x4之差，輸出m5為輸入x2和x5之差，輸入m6為輸入x1和x6之差，輸出m7為輸入x0和x7之差；第一層的八個(gè)輸出端分別接連第二層的八個(gè)輸入端；第二層分為上下兩層，上層的輸入端包括m0、m1、m2、m3，下層的輸入端包括m4、m5、m6、m7；所述上層又分成前層和后層，前層的輸入端即為上層的輸入端m0、m1、m2、m3，前層的輸出端為q0、q1、q2、q3，前層的輸出端連接后層的輸入端；所述前層的輸入和輸出之間的關(guān)系為輸出q0為輸入m0與m3之和，輸出q1為輸入m1和m2之和，輸出q2為輸入m1和m2之差，輸出q3為輸入m0和m3之差；后層的輸出端為p0～p3，后層的輸入和輸出之間的關(guān)系為輸出p0為輸入q0和q1之和，輸出p1為4倍的輸入q2和9倍的輸入q3之和，輸出p2為輸入q0和q1之差，輸出p3為4倍的輸入q3和9倍的輸入q2之差，后層的四個(gè)輸出端即為上層的四個(gè)輸出端p0、p1、p2、p3；下層的輸出端為p4～p7，其輸入和輸出之間的關(guān)系為輸出P4為-10倍的輸入m4，8倍的輸入m5，6倍的輸入m6和2倍的輸入m7之和；輸出P5為8倍的輸入m4，2倍的輸入m5，10倍的輸入m6和6倍的輸入m7之和；輸出p6為6倍的輸入m4，10倍的輸入m5，-2倍的輸入m6和8倍的輸入m7之和；輸出p7為2倍的輸入m4，6倍的輸入m5，8倍的輸入m6和10倍的輸入m7之和；由上層的四個(gè)輸出端p0～p3和下層的四個(gè)輸出端p4～p7共同構(gòu)成第二層的八個(gè)輸出端p0～p7，并連接第三層的八個(gè)輸入端；第三層輸出端為y0～y1，其中輸出y0等于輸入p0，輸出y1等于輸入p7，輸出y2等于輸入p1，輸出y3等于輸入p6，輸出y4等于輸入p2，輸出y5等于輸入p5，輸出y6等于輸入p3，輸出y7等于輸入p4。
2.如權(quán)利要求1所述的8×8兩維整數(shù)離散余弦變換的變換電路，其特征在于所述第一層輸入與輸出之間的關(guān)系采用8個(gè)加法器實(shí)現(xiàn)；所述第二層上層的前層的輸入與輸出之間的關(guān)系用4個(gè)加法器實(shí)現(xiàn)，所述后層的輸入與輸出之間的關(guān)系用4個(gè)加法器及4個(gè)移位器實(shí)現(xiàn)；所述第二層下層的輸入與輸出之間的關(guān)系采用8個(gè)加法器及12個(gè)移位器實(shí)現(xiàn)。
3.一種8×8兩維整數(shù)離散余弦變換的反變換電路，其特征在于所述變換電路共分三層，每層產(chǎn)生八個(gè)輸出端；第一層的輸入端為h0～h7，輸出為s0～s7；其輸入與輸出之間的關(guān)系為輸出s0等于輸入h0，輸出s1等于輸入h7，輸出s2等于輸入h1，輸出s3等于輸入h6，輸出s4等于輸入h2，輸出s5等于輸入h5，輸出s6等于輸入h3，輸出s7等于輸入h4，第一層的八個(gè)輸出端連接第二層的八個(gè)輸入端；第二層也分為上下兩層，上層輸入端為s0、s1、s2、s3，上層又分為前后兩層，前層的輸入端即為上層的輸入端s0～s3，前層的輸出端為d0～d3，前層的輸出與輸入之間的關(guān)系為輸出d0是輸入s0和s1之和，輸出d1是4倍的輸入s2和9倍的輸入s3之和，輸出d2是輸入s0和s1之差，輸出d3是4倍的輸入s3和9倍的輸入s2之差，前層的四個(gè)輸出端連接后層的四個(gè)輸入端；后層的輸出端為f0～f3，其輸出與輸入之間的關(guān)系為輸出f0為輸入d0和d3之和，輸出f1是輸入d1和d2之和，輸出f2是輸入d1和d2之差，輸出f3是輸入d0和d3之差，后層的四個(gè)輸出端也同樣為上層的四個(gè)輸出端f0～f3；下層的四個(gè)輸出端為f4～f7，其輸出與輸入之間的關(guān)系為輸出f4為-10倍的輸入s4，8倍的輸入s5，-6倍的輸入s6和2倍的輸入s7之和；輸出f5為8倍的輸入s4，2倍的輸入s5，-10倍的輸入s6和6倍的輸入s7之和；輸出f6為-6倍的輸入s4，-10倍的輸入s5，-2倍的輸入s6和8倍的輸入s7之和；輸出f7為2倍的輸入s4，6倍的輸入s5，8倍的輸入s6和10倍的輸入7之和；上層的四個(gè)輸出端f0～f3與下層的四個(gè)輸出端f4～f7共同構(gòu)成第二層的八個(gè)輸出端f0～f7，并連接第三層的八個(gè)輸入端；第三層的輸出端為z0～z7，其輸出與輸入之間的關(guān)系為輸出z0為輸入f0和f7之和；輸出z1為輸入f1和f6之和；輸出z2為輸入f2和f5之和；輸出z3為輸入f3和f4之和；輸出z4為輸入f3和f4之差；輸出z5為輸入f2和f5之差；輸出z6為輸入f1和f6之差；輸出z7為輸入f0和f7之差。
4.如權(quán)利要求3所述的8×8兩維整數(shù)離散余弦變換的反變換電路，其特征在于所述第二層上層的前層的輸出與輸入之間的關(guān)系采用4個(gè)加法器及4個(gè)移位器實(shí)現(xiàn)，所述后層的輸出與輸入之間的關(guān)系采用4個(gè)加法器實(shí)現(xiàn)；所述第二層下層的輸出與輸入之間的關(guān)系采用8個(gè)加法器及12個(gè)移位器實(shí)現(xiàn)；所述第三層的輸出與輸入之間的關(guān)系采用8個(gè)加法器實(shí)現(xiàn)。
全文摘要
本發(fā)明公開了一種進(jìn)行8×8兩維整數(shù)離散余弦變換的變換電路及反變換電路，共分3層，每層產(chǎn)生8個(gè)輸出端，均由24個(gè)加法器和16個(gè)移位器組成。第一層的輸出作為第二層的輸入進(jìn)行運(yùn)算，第二層的運(yùn)算結(jié)果再作為第三層的輸入，第三層運(yùn)算的結(jié)果即為變換或反變換的運(yùn)算結(jié)果。本發(fā)明可使經(jīng)過整數(shù)離散余弦變換的變換電路或反變換電路所輸出的變換結(jié)果數(shù)據(jù)精度高，失真度小，運(yùn)算速度快，易于單片集成化。
文檔編號(hào)H04N7/30GK1665143SQ200410016719
公開日2005年9月7日 申請(qǐng)日期2004年3月4日 優(yōu)先權(quán)日2004年3月4日
發(fā)明者歐陽合, 吳大雷, 葉玉國 申請(qǐng)人:上海杰得微電子有限公司