專利名稱：：一種基帶解碼器電路及其流水線操作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及移動(dòng)通信
技術(shù)領(lǐng)域：
，特別是涉及一種基帶解碼器電路及其流水線操作方法。
背景技術(shù)：
：在目前3G手機(jī)終端芯片中，物理層中的基帶解碼器是其核心的組成部分，按照終端的約束條件，如何實(shí)現(xiàn)手機(jī)芯片中基帶解碼器的低耗電，高效率和低復(fù)雜度一直是重要的課題。為解決這些問(wèn)題，芯片設(shè)計(jì)需要充分考慮到性能，造價(jià)和時(shí)鐘速率的相互影響。在滿足性能的前提下，造價(jià)和時(shí)鐘速率(功耗)是衡量?jī)r(jià)值的重要因素。目前3G的基帶芯片屬于新的課題.，但是在產(chǎn)品層面已經(jīng)暴露出功耗大，造價(jià)高的缺點(diǎn)。目前基帶解調(diào)芯片的實(shí)現(xiàn)方法可以分為以下兩種1.全DSP實(shí)現(xiàn)。采用DSP架構(gòu)，用軟件的方式實(shí)現(xiàn)3GPPTS25.212(WCDMA)或者3GPPTS25.222(TD-SCDMA)規(guī)范中定義的信號(hào)處理流程。在DSP的實(shí)現(xiàn)中，軟件采用模塊的方式進(jìn)行處理，模塊和模塊之間由操作系統(tǒng)負(fù)責(zé)內(nèi)存數(shù)據(jù)的調(diào)度和管理。這種方法的缺點(diǎn)是功耗大，因?yàn)镈SP的處理和ASIC相比，需要驅(qū)動(dòng)整個(gè)DSP架構(gòu)。2.高速硬件邏輯實(shí)現(xiàn)。為保證在l()ms內(nèi)完成對(duì)無(wú)線幀數(shù)據(jù)的實(shí)時(shí)處理，需要采用較大的硬件設(shè)計(jì)單元，然后采用一級(jí)緩沖器，將物理信道的數(shù)據(jù)分類為傳輸信道的數(shù)據(jù)，然后采用軟件的方式進(jìn)行解碼。這樣的實(shí)現(xiàn)方法分為兩種，一種是ASIC加DSP。在第一次解交織后，10ms定時(shí)周期的無(wú)線幀數(shù)據(jù)已經(jīng)轉(zhuǎn)換為TTI(傳輸時(shí)間間隔)幀為定時(shí)周期的傳輸信道數(shù)據(jù)。之后的處理是按照傳輸信道數(shù)據(jù)進(jìn)行的。ASIC負(fù)責(zé)前端的符號(hào)處理，DSP進(jìn)行軟件的操作、數(shù)據(jù)的解碼和CRC校驗(yàn)。這樣的設(shè)計(jì)思路，依然沒有將功率降到最低程度，同時(shí)DSP的造價(jià)也需要考慮。一種是純ASIC實(shí)現(xiàn)。實(shí)現(xiàn)過(guò)程中，在降低處理開銷的同時(shí)，保證處理的實(shí)時(shí)性要求。本發(fā)明提出的串行流水線架構(gòu)，雖同樣應(yīng)用ASIC加DSP的實(shí)現(xiàn)方式，但其串行流水線架構(gòu)可以保證在支持最大速率的同時(shí)，降低硬件的開銷，可以廣泛的應(yīng)用到3G基帶解碼芯片的電贈(zèng)4殳計(jì)中去。在以CDMA為基礎(chǔ)的3G移動(dòng)通信系統(tǒng)中，WCDMA技術(shù)和TD-SCDMA技術(shù)都定義了非常復(fù)雜的基帶信號(hào)處理流程(3GPPTS25.211規(guī)范3GPPTS25.215規(guī)范,3GPPTS25.221規(guī)范3GPPTS25.225規(guī)范)，完全按照這樣的信號(hào)處理流程設(shè)計(jì)基帶，帶來(lái)很大的功耗要求。在3G系統(tǒng)面世的前幾年中，都存在手機(jī)功耗過(guò)大，不能實(shí)現(xiàn)長(zhǎng)時(shí)間通話和待機(jī)的問(wèn)題。因此如何降低3G手機(jī)的功耗，一直是實(shí)現(xiàn)3G系統(tǒng)商業(yè)應(yīng)用的瓶頸。按照通常的劃分，3G手機(jī)基帶可以被分為碼片級(jí)速率處理單元和符號(hào)級(jí)速率處理單元。碼片級(jí)的速率處理單元包括射頻接口，高速同步/路徑搜索模塊，信道估計(jì)，RAKE接收機(jī)(相千擴(kuò)頻接收機(jī))，和射頻的一些輔助電路(AGC,AFC等)。這些模塊至少需要以兩倍的碼片時(shí)鐘來(lái)驅(qū)動(dòng)，一般采用硬件ASIC設(shè)計(jì)。符號(hào)級(jí)的速率處理單元在3GPPTS25.212和3GPPTS25.222中已經(jīng)嚴(yán)格定義，本發(fā)明涉及的內(nèi)容就是在這樣的約束條件下，如何保證符號(hào)級(jí)速率處理單元(也就是本發(fā)明要討論的基帶解碼器)的性能要求，如何降低功耗的設(shè)計(jì)。按照手機(jī)的要求，待機(jī)的時(shí)候，可以實(shí)現(xiàn)的待機(jī)電流一般在10mA以下'在通話的時(shí)候電流在100多mA，在視頻業(yè)務(wù)時(shí)，功耗可以達(dá)到300多mA。另外CDMA手機(jī)需要進(jìn)行大量的網(wǎng)絡(luò)測(cè)量，這些測(cè)量功能需要不斷的打開硬件，驅(qū)使其工作，然后向網(wǎng)絡(luò)回報(bào)測(cè)量的結(jié)果，因此需要從各個(gè)方面考慮如何降低功率的開銷。另外數(shù)字芯片的造價(jià)取決于采用的制造工藝和內(nèi)部的邏輯門數(shù)目，數(shù)目大也會(huì)帶來(lái)功耗的加大，因此如何簡(jiǎn)化設(shè)計(jì)，是3G手機(jī)非常重要的話題。在基帶解碼器中，3G規(guī)范(3GPPTS25.212和3GPPTS25.222)定義的主要信號(hào)模塊包括-第二次交織操作-第一次交織操作-速率匹配操作-信道編碼(巻積編碼或TURBO編碼)4喿作-CRC校驗(yàn)和GSM與CDMAone的基帶相比，引入的數(shù)據(jù)處理非常復(fù)雜，因此需要在硬件設(shè)計(jì)實(shí)現(xiàn)上考慮如何進(jìn)行最大的優(yōu)化。
發(fā)明內(nèi)容本發(fā)明的目的為解決上述現(xiàn)有技術(shù)問(wèn)題，降低下行數(shù)據(jù)接收中的存儲(chǔ)器開銷，保證處理延遲要求的同時(shí)降低工作時(shí)鐘。本發(fā)明提供一種基帶解碼器電路，由第二解交織器、第一解交織器、解速率匹配器、信道解碼器、循環(huán)冗余碼檢測(cè)單元等器件依次連接組成，所述的器件之間插入四個(gè)緩沖器，依次為第一緩沖器、第二緩沖器、第三緩沖器，和第四緩沖器；使上一幀數(shù)據(jù)在較后的器件處理的同時(shí)，較前的器件能夠同時(shí)接受下一幀數(shù)據(jù)進(jìn)行處理。其中，所述的較前的器件是指解交織器和解速率匹配器，較后的器件是指信道解碼器。所述的串聯(lián)的器件間的緩沖器由前一個(gè)信號(hào)處理器件執(zhí)行寫操作，由后一個(gè)器件執(zhí)行讀操作。所述的第一緩沖器和第二緩沖器具有緩沖器讀寫控制器，可以同時(shí)對(duì)它們進(jìn)行讀寫。所述的第一緩沖器、第二緩沖器、第三緩沖器由4倍的碼片時(shí)鐘驅(qū)動(dòng)，即工作頻率為15.36MHz。所述的第四緩沖器寫操作時(shí)由4倍的碼片時(shí)鐘驅(qū)動(dòng)，讀操作時(shí)由數(shù)字信號(hào)處理時(shí)鐘驅(qū)動(dòng)，需要在讀/寫操作之前切換其主時(shí)鐘。所述的第一解交織器和信道解碼器具有各自的存儲(chǔ)器可以同時(shí)運(yùn)行而不會(huì)造成任何延遲。所述的各緩沖器的長(zhǎng)度通過(guò)對(duì)最高速率的計(jì)算，可以在滿足實(shí)時(shí)性的條件下，最大化的降低緩沖器的長(zhǎng)度。所述的一幀數(shù)據(jù)的傳輸時(shí)間間隔為10ms。本發(fā)明還提供一種基帶解碼器電路的流水線操作方法，在串行的前端處理器件和后端處理器件之間串接緩沖器；在后端處理器件處理數(shù)據(jù)幀的同時(shí)，前端處理器件讀入并處理下一幀數(shù)據(jù)。其中，所述的前端的器件是指解交織器和解速率匹配器，后端的器件是指信道解碼器。本發(fā)明的有益效果是，本發(fā)明是3G移動(dòng)通信系統(tǒng)中芯片設(shè)計(jì)的一種流水線操作技術(shù)，提出流水線操作的流程并通過(guò)計(jì)算得出工作頻率和流水線的內(nèi)在關(guān)系，給出最高數(shù)據(jù)處理的范例以說(shuō)明這樣的流水線設(shè)計(jì)可以在以最低的硬件配置下滿足處理的實(shí)時(shí)性要求，使工作時(shí)鐘降低，最大化地提高下行處理基帶解碼效率。本發(fā)明通過(guò)計(jì)算各個(gè)電路元件處理10ms數(shù)據(jù)所需用時(shí)，得出工作頻率和流水線操作的內(nèi)在關(guān)系，以最低的硬件要求符合處理的實(shí)時(shí)性要求。本發(fā)明中串行到達(dá)的10ms數(shù)據(jù)流都可以得到及時(shí)的處理，第一個(gè)10ms數(shù)據(jù)在經(jīng)過(guò)解交織和解速率匹配進(jìn)入信道解碼器進(jìn)行解碼之后，允許第二個(gè)10ms數(shù)據(jù)進(jìn)入系統(tǒng)進(jìn)行解交織和解速率匹配，4巴原先需要大約12ms完成的下行鏈路數(shù)據(jù)解碼操作，流水化為不同的進(jìn)程，因此可以保證后續(xù)源源不斷的10ms數(shù)據(jù)的處理。本發(fā)明充分利用了系統(tǒng)資源，有效降低下行數(shù)據(jù)接收中的存儲(chǔ)器開銷，保證處理延遲要求的同時(shí)降低工作時(shí)鐘，最大化地提高了下行處理基帶解碼效率。圖1是本發(fā)明的串行硬件基帶解碼器框圖2是基帶解碼器各模塊操作時(shí)間和空間到達(dá)數(shù)據(jù)的時(shí)序圖。具體實(shí)施方式下面結(jié)合附圖和具體實(shí)施方案，對(duì)本發(fā)明作進(jìn)一步的說(shuō)明。在3G最高速率的要求下，解碼一次10ms的無(wú)線幀數(shù)據(jù)，處理時(shí)間大約為12ms,對(duì)于本發(fā)明提出的緩沖器串聯(lián)結(jié)構(gòu)設(shè)計(jì)下，前一個(gè)10ms幀數(shù)據(jù)經(jīng)過(guò)解交織和解速率匹配進(jìn)入信道解碼器進(jìn)行解碼之后，允許下一個(gè)10ms幀數(shù)據(jù)進(jìn)入解碼電路進(jìn)行解交織和解速率匹配。以數(shù)據(jù)流水操作的工作方式，將原來(lái)12ms的處理時(shí)間縮短到10ms,同時(shí)不影響硬件的實(shí)時(shí)性，并且同時(shí)降低功耗和硬件設(shè)計(jì)復(fù)雜度。同樣的，本發(fā)明也可以針對(duì)其他與3G通信系統(tǒng)類似的基帶解碼系統(tǒng)，在該系統(tǒng)中在一定速率的要求下，解碼一個(gè)一定傳輸時(shí)間間隔的無(wú)線幀數(shù)據(jù)，需要花費(fèi)大于該時(shí)間間隔長(zhǎng)度時(shí)間。圖1是本發(fā)明的串行硬件基帶解碼器框圖。在圖1中，基帶解碼器呈線形串接，其中第二解交織器、第二解交織器緩沖器、第一解交織器、第一解交織器緩沖器、解速率匹配器、解速率匹配器緩沖器、信道解碼器、信道解碼器緩沖器，以及循環(huán)冗余碼檢測(cè)單元依次連接。即在傳統(tǒng)的第二解交織器、第一解交織器、解速率匹配器、信道解碼器、循環(huán)冗余碼檢測(cè)單元依次連接的結(jié)構(gòu)之間插入四個(gè)緩沖器。每個(gè)硬件模塊由DSP設(shè)定參數(shù)，每個(gè)硬件模塊在結(jié)束一段數(shù)據(jù)的操作后，用發(fā)送中斷信號(hào)的方式告知DSP相應(yīng)事件的結(jié)束。在串行的器件之間串接緩沖器；在信道解碼器處理上一數(shù)據(jù)幀的同時(shí)，交織器和解速率匹配器讀入并處理下一幀數(shù)據(jù)。以下以寬帶碼分多址(WCDMA)為例，闡述本發(fā)明的技術(shù)解決方案。本發(fā)明的方法可以適用到類似的TD-SCDMA基帶解碼器的設(shè)計(jì)中。串行硬件WCDMA基帶解碼器由第二解交織器、第一解交織器、解速率匹配模塊、信道解碼器、4個(gè)緩沖器(buffer)以及CRC(循環(huán)冗余碼檢測(cè))校驗(yàn)組成，取TTI(傳輸時(shí)間間隔)=10ms。(TTI是傳輸信道的參數(shù)，在10ms，20ms,40ms，80ms中取值，當(dāng)信息速率為384kbps時(shí)，取TTI為10ms)。下行解碼路徑上的這4個(gè)信道信號(hào)緩沖器分別為-第二次解交織電路的緩沖器，本發(fā)明稱為緩沖器l。-第一次解交織電路的緩沖器，本發(fā)明稱為緩沖器2。-解速率匹配電路的緩沖器，本發(fā)明稱為緩沖器3。-信道解碼電路緩沖器，本發(fā)明稱為緩沖器4。具體連接關(guān)系如圖1所示。串行硬件WCDMA基帶解碼器由第二次解交織器及其緩沖器(緩沖器1)、第一次解交織器及其緩沖器(緩沖器2)、解速率匹配模塊及其緩沖器(緩沖器3)、信道解碼器及其緩沖器(緩沖器4)以及CRC(循環(huán)冗余碼;險(xiǎn)測(cè))校驗(yàn)組成，取TTI(傳輸時(shí)間間隔)=10ms。該解碼器的實(shí)現(xiàn)完全按照3GPPTS25.212定義的信號(hào)流程實(shí)現(xiàn)，所不同的是，3GPP規(guī)范只定義了信道的發(fā)送處理過(guò)程，而不涉及發(fā)送處理的具體實(shí)現(xiàn)。同樣接收處理可以看作是發(fā)送處理的逆過(guò)程。因此在規(guī)范中不設(shè)計(jì)接收處理的具體實(shí)現(xiàn)。與通常的信號(hào)處理方式相比，該架構(gòu)的特點(diǎn)是采用4個(gè)緩沖器連接各個(gè)信號(hào)處理單元，全部采用硬件時(shí)間，時(shí)序邏輯控制由軟件完成，所謂軟件完成的含義是，軟件不介入對(duì)待處理數(shù)據(jù)的直接處理，只是完成相應(yīng)的配置。每個(gè)硬件模塊在結(jié)束一段數(shù)據(jù)的操作后，用硬件中斷的方式告知軟件相應(yīng)事件的結(jié)束。軟件負(fù)責(zé)下一次硬件的參數(shù)配置信息，并完成實(shí)時(shí)調(diào)度。本發(fā)明不涉及軟件的調(diào)度動(dòng)作，而只是從硬件的角度描述如何保證硬件以最低的時(shí)鐘和資源支持最高速率的符號(hào)解碼操作。串聯(lián)的信號(hào)處理模塊間的緩沖器由前一個(gè)信號(hào)處理模塊執(zhí)行寫操作，由后一個(gè)模塊執(zhí)行讀操作。為緩沖器1和緩沖器2準(zhǔn)備緩沖器讀寫控制器，可以同時(shí)對(duì)它們進(jìn)行讀寫。也就是說(shuō)第一次解交織器和第二次解交織器可以同時(shí)工作。和緩沖器1相同，緩沖器2可以同時(shí)被第一解交織電路和解速率匹配器讀寫。緩沖器3可以被解速率匹配器和解碼器同時(shí)讀寫。在本發(fā)明中，3個(gè)緩沖器(緩沖器l，緩沖器2和緩沖器3)由4倍的碼片時(shí)鐘(CHIPx4)驅(qū)動(dòng)，即工作頻率為15.36MHz。CRC校驗(yàn)的數(shù)據(jù)由DSP負(fù)責(zé)傳輸?shù)缴蠈訁f(xié)議，因此不能共享緩沖器4的讀寫時(shí)間。寫操作時(shí)由硬件CHIPx4時(shí)鐘驅(qū)動(dòng)，讀操作時(shí)由DSP(數(shù)字信號(hào)處理)時(shí)鐘驅(qū)動(dòng)。這需要在讀/寫操作之前切換其主時(shí)鐘。因此解碼器和CRC校驗(yàn)必須串行工作。由于分級(jí)緩沖器的存在，第一解交織器和信道解碼器的同時(shí)運(yùn)行不會(huì)造成任何延遲，它們用各自的存儲(chǔ)器。分級(jí)緩沖器的長(zhǎng)度通過(guò)對(duì)最高速率的計(jì)算，可以在滿足實(shí)時(shí)性的條件下，最大化的降低緩沖器的長(zhǎng)度。首先，需要清楚的估計(jì)下行信道解碼器的處理時(shí)間，3個(gè)緩沖器(緩沖器1，緩沖器2和緩沖器3)由4倍的碼片時(shí)鐘(CHIPx4)驅(qū)動(dòng)(=15.36MHz)，硬件的處理速度主要取決于存儲(chǔ)器的讀寫速度。各個(gè)緩沖器的長(zhǎng)度設(shè)計(jì)緩沖器4:按照3GPP的規(guī)定，對(duì)于384kbps級(jí)別的接收機(jī)，在任意10ms間隔收到的傳輸塊的最大比特?cái)?shù)為6400，因此緩沖器4的最小長(zhǎng)度為6400，考慮到CRC比特的開銷,這里表達(dá)為6400+a。緩沖器3:編碼模塊的速率為1/3，因此該模塊的最小長(zhǎng)度為3X(6400+a)。緩沖器2:考慮到比特重復(fù)的最大情況為2倍速率，因此，該模塊的最小長(zhǎng)度為2x3x(6400+a)。緩沖器1:按照3GPP的規(guī)定，對(duì)于384kbps級(jí)別的接收機(jī)，在任意10ms間隔收到的物理信道的最大比特?cái)?shù)為19200,因此緩沖器1的最小長(zhǎng)度為19200x2=38400。因?yàn)橄滦墟溌房梢钥醋魇巧闲墟溌返哪孢^(guò)程，所以用倒推的方法算出從緩沖器4到緩沖器1的符號(hào)數(shù)目。緩沖器1到緩沖器2的時(shí)間按照3GPP的規(guī)定，在最高速率的要求下，每10ms的間隔內(nèi)，需要存入長(zhǎng)度為19200bit(由TS25.211/Tableli可知，slotfo匿t(間隙格式)=16,SF(擴(kuò)頻因子)=4時(shí)，下行鏈路DPCH(專用物理信道)每個(gè)長(zhǎng)度為10ms的幀被分為15個(gè)時(shí)隙，bits/slot:1280,可得幀長(zhǎng)度f(wàn)rame=1280xl5=19200bits)。第一解交織器需要從緩沖器1中在10xF,msTTI周期內(nèi)移動(dòng)19200xF,(i是幀的數(shù)目，F(xiàn),是幀中的符號(hào)數(shù)目)個(gè)bit到緩沖器2。這項(xiàng)操作需要至少1.25xF,ms,1.25的來(lái)歷是19200/15.36M。因此，第一解交織器的處理時(shí)間為二PxU/15.36MHz，其中U為物理信道幀內(nèi)符號(hào)數(shù)，P為CCTrCH內(nèi)的PhyCH(物理信道)數(shù)目。最復(fù)雜情況(384Kbps速率情況)下，第一解交織器需要每lOms周期從緩沖器1中搬移19200bits到被緩沖器2中。在這種情況下需要花費(fèi)1.25ms。緩沖器2到緩沖器3的時(shí)間對(duì)于解速率匹配模塊來(lái)說(shuō)，處理時(shí)間最長(zhǎng)的情況是比特重復(fù)操作，因?yàn)樽x操作的次數(shù)可為寫操作的兩倍。解速率匹配器的處理時(shí)間=G/15.36MHz，G是解速率匹配的比特?cái)?shù)。在最高速率下，需要從緩沖器2搬移48Kbit到緩沖器3。耗費(fèi)3.2ms。緩沖器3到緩沖器4的時(shí)間當(dāng)信道速率為384kbps的情況下，采用高速巻積碼解碼電路，信道解碼器的處理時(shí)間可以粗略估量如下，B,為TrCH的TTI幀內(nèi)第m個(gè)傳輸塊(包含CRC比特)。信道解碼器的處理時(shí)間=B,x{2x(l+L1ZL)xITER+1}xi.i/CLK,其中，L,L1,ITER是參數(shù)，默認(rèn)值為{256,16,11}。L是信道解碼器單次解碼的輸出比特?cái)?shù)，Ll+1^是信道解碼器單次解碼的輸入比特?cái)?shù)，ITER是信道解碼器的解碼迭代次數(shù)。值得注意的是，在ASIC(特殊應(yīng)用集成電路)中，CHIPx8被用做信道解碼器的工作時(shí)鐘。在FPGA(可現(xiàn)場(chǎng)編程門陣列)中CHIPx4作為信道解碼器的工作時(shí)鐘。因此，如果用FPGA處理384kbps信道數(shù)據(jù)，需要耗費(fèi)6.7ms處理10ms數(shù)據(jù)。從緩沖器4的讀出時(shí)間CRC校驗(yàn)由DSP模塊驅(qū)動(dòng)。DSP時(shí)鐘速率設(shè)定為20MHz，DSP程序可以在1個(gè)DSP周期內(nèi)訪問(wèn)緩沖器4。CRC校驗(yàn)每16比特逐次讀取緩沖器4的比特。因此，CRC校驗(yàn)的處理時(shí)間=B,/16/20MHz。根據(jù)上面的論述，這里將最高速率的處理時(shí)間列表1如下(緩沖器的處理時(shí)間可忽略)<table>tableseeoriginaldocumentpage13</column></row><table><table>tableseeoriginaldocumentpage14</column></row><table>表l最復(fù)雜情況的處理時(shí)間估算由表1，可以把時(shí)間進(jìn)度表繪制如圖2(設(shè)定認(rèn)為只有1個(gè)TrCH，為簡(jiǎn)化取TTI=10ms,實(shí)際情況參考3GPPTS25.101中的A.3.4節(jié))。圖2給出了基帶解碼器各模塊操作時(shí)間和空間到達(dá)數(shù)據(jù)的時(shí)序圖。橫軸表示了10ms的無(wú)線幀到達(dá)時(shí)序，縱軸表示了各個(gè)模塊的名稱，陰影的部分，表示了特定的一段數(shù)據(jù)的處理時(shí)間。由圖中可以清晰的看出本專利表述的流水操作處理可以保證數(shù)據(jù)的實(shí)時(shí)性處理。處理10ms數(shù)據(jù)的全部處理時(shí)間大約12ms。因?yàn)槲覀冇枚嗑彌_器的結(jié)構(gòu)，實(shí)現(xiàn)了流水操作，因此可以在信道解碼器完成工作前開始下一個(gè)10ms數(shù)據(jù)的第一解交織，這樣我們就可以實(shí)時(shí)的處理新到達(dá)的數(shù)據(jù)了，而不需要全部數(shù)據(jù)都被處理完，才接受下個(gè)10ms的數(shù)據(jù)。第一個(gè)10ms數(shù)據(jù)在經(jīng)過(guò)解交織和解速率匹配進(jìn)入信道解碼器完成解碼工作前，允許第二個(gè)10ms數(shù)據(jù)進(jìn)入系統(tǒng)進(jìn)行解交織和解速率匹配，對(duì)巴原先需要大約12ms秒完成的下行鏈路數(shù)據(jù)解碼流水的方式進(jìn)行，保證10ms數(shù)據(jù)的實(shí)時(shí)性。以上介紹的僅僅是基于本發(fā)明的幾個(gè)較佳實(shí)施例，并不能以此來(lái)限定本發(fā)明的范圍。任何對(duì)本發(fā)明的裝置作本
技術(shù)領(lǐng)域：
內(nèi)熟知的部件的替換、組合、分立，以及對(duì)本發(fā)明實(shí)施步驟作本
技術(shù)領(lǐng)域：
內(nèi)熟知的等同改變或替換均不超出本發(fā)明的揭露以及保護(hù)范圍。權(quán)利要求1.一種基帶解碼器電路，由第二解交織器、第一解交織器、解速率匹配器、信道解碼器、循環(huán)冗余碼檢測(cè)單元等器件依次連接組成，其特征在于所述的器件之間插入四個(gè)緩沖器，依次為第一緩沖器、第二緩沖器、第三緩沖器，和第四緩沖器；使上一幀數(shù)據(jù)在較后的器件處理的同時(shí)，較前的器件能夠同時(shí)接受下一幀數(shù)據(jù)進(jìn)行處理。2、如權(quán)利要求1所述的基帶解碼器電路，其特征在于所述的較前的器件是指解交織器和解速率匹配器，較后的器件是指信道解碼器。3、如權(quán)利要求1所述的基帶解碼器電路，其特征在于，所述的串聯(lián)的器件間的緩沖器由前一個(gè)信號(hào)處理器件執(zhí)行寫操作，由后一個(gè)器件執(zhí)行讀操作。4、如權(quán)利要求1所述的基帶解碼器電路，其特征在于，所述的第一緩沖器和第二緩沖器具有緩沖器讀寫控制器，可以同時(shí)對(duì)它們進(jìn)行讀寫。5、如權(quán)利要求1所述的基帶解碼器電路，其特征在于，所述的第一緩沖器、第二緩沖器、第三緩沖器由4倍的碼片時(shí)鐘驅(qū)動(dòng)，即工作頻率為15.36MHz。6、如權(quán)利要求1所述的基帶解碼器電路，其特征在于，所述的第四緩沖器寫操作時(shí)由4倍的碼片時(shí)鐘驅(qū)動(dòng)，讀操作時(shí)由數(shù)字信號(hào)處理時(shí)鐘驅(qū)動(dòng)，需要在讀/寫操作之前切換其主時(shí)鐘。7、如權(quán)利要求1所述的基帶解碼器電路，其特征在于，所述的第一解交織器和信道解碼器具有各自的存儲(chǔ)器可以同時(shí)運(yùn)行而不會(huì)造成任何延遲。8、如權(quán)利要求1所述的基帶解碼器電路，其特征在于，所述的各緩沖器的長(zhǎng)度通過(guò)對(duì)最高速率的計(jì)算，可以在滿足實(shí)時(shí)性的條件下，最大化的降低緩沖器的長(zhǎng)度。9、如權(quán)利要求1所述的基帶解碼器電路，其特征在于，所述的一幀數(shù)據(jù)的傳輸時(shí)間間隔為10ms。10、一種基帶解碼器電路的流水線搡作方法，其特征在于，在串行的前端處理器件和后端處理器件之間串接緩沖器；在后端處理器件處理數(shù)據(jù)幀的同時(shí)，前端處理器件讀入并處理下一幀數(shù)據(jù)。11、如權(quán)利要求1所述的基帶解碼器電路的流水線操作方法，其特征在于所述的前端的器件是指解交織器和解速率匹配器，后端的器件是指信道解碼器。全文摘要一種基帶解碼器電路，由第二解交織器、第一解交織器、解速率匹配器、信道解碼器、循環(huán)冗余碼檢測(cè)單元等器件依次連接組成，所述的器件之間插入四個(gè)緩沖器，依次為第一緩沖器、第二緩沖器、第三緩沖器，和第四緩沖器；使上一幀數(shù)據(jù)在較后的器件處理的同時(shí)，較前的器件能夠同時(shí)接受下一幀數(shù)據(jù)進(jìn)行處理。本發(fā)明充分利用了系統(tǒng)資源，有效降低下行數(shù)據(jù)接收中的存儲(chǔ)器開銷，保證處理延遲要求的同時(shí)降低工作時(shí)鐘，最大化地提高了下行處理基帶解碼效率。文檔編號(hào)H04L25/03GK101212431SQ20061014811公開日2008年7月2日申請(qǐng)日期2006年12月27日優(yōu)先權(quán)日2006年12月27日發(fā)明者王立寧申請(qǐng)人:鼎芯通訊(上海)有限公司