專利名稱：信號編碼器與信號譯碼器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種信號傳輸器，特別是一種信號編碼器與信號譯碼器。
背景技術(shù)：
由于高速電路的盛行，時序抖動(Clock Jitter)與信號偏移(Clock Skew) 已成為許多工程人員非常重視的信號特性。隨著傳輸速度的日趨加快，時脈的 編掃夂變得越來越緊湊，相對的周期也跟著越來越短，而時序抖動的影響也就越 來越嚴(yán)重了。
傳統(tǒng)數(shù)字串行傳輸系統(tǒng)采用的數(shù)據(jù)時脈(Data-Clock)傳輸方式，其傳輸 系統(tǒng)采用兩條信號線， 一條為傳輸數(shù)據(jù)信號的數(shù)據(jù)線，另一條為傳輸時脈信號 的時脈線，由于數(shù)據(jù)信號與時脈信號分開傳輸，所以這種方式在接收端不存在 時脈復(fù)原的困擾，可以直接利用其時脈的上緣或下緣觸發(fā)來判讀數(shù)據(jù)線所傳來 的數(shù)據(jù)信號為邏輯零(Logic 0)或是邏輯一 (Logic 1)，當(dāng)數(shù)據(jù)信號大于設(shè) 定值(Threshold)時，即判斷為邏輯一，反之則判斷為邏輯零，這種方式雖然 可以達(dá)到數(shù)據(jù)傳輸?shù)哪康?，但隨著傳輸距離的加長，上述數(shù)據(jù)時脈傳輸方式容 易受到噪聲干擾而導(dǎo)致數(shù)據(jù)信號的電位整個往上移或往下移，使得接收端的數(shù) 據(jù)判讀上出現(xiàn)錯誤，例如若原本為邏輯零的信號，傳輸時其電位因噪聲干擾而 上移超過了前述判斷的設(shè)定值，則接收端會判讀為邏輯一，導(dǎo)致數(shù)據(jù)判讀錯誤。
為解決上述問題，目前部分設(shè)計(jì)采用了差分(differential)的傳輸方式， 其兩個輸出端(數(shù)據(jù)線)均為數(shù)據(jù)信號， 一個為數(shù)據(jù)信號D+，另一個為數(shù)據(jù) 信號D-，即，當(dāng)欲傳輸邏輯一的信號時，數(shù)據(jù)信號D+為邏輯零的電位，而數(shù) 據(jù)f言號D-為其反相的信號，當(dāng)欲傳輸邏輯零的信號時，數(shù)據(jù)信號D-為邏輯一 的反向信號，數(shù)據(jù)信號D+為邏輯一的電位；當(dāng)接收端在接收到信號時，即利 用數(shù)據(jù)信號D+減去數(shù)據(jù)信號D-的電壓差作為判斷邏輯零與邏輯一的方式，當(dāng) 電壓差大于零即表示邏輯零，反之則表示邏輯一，這種方式的傳輸可有效減少 前述噪聲干擾的問題，因?yàn)楫?dāng)傳輸?shù)男盘柋辉肼暩蓴_時，由于兩條數(shù)據(jù)線并排
配置，使得兩條數(shù)據(jù)線會被同時干擾而使得其數(shù)據(jù)信號的電位被同時上移或下
移，因此，接收端接收時，經(jīng)過數(shù)據(jù)信號D+減去數(shù)據(jù)信號D-后，其干擾信號 即被減去，而不致于有判斷錯誤的情形產(chǎn)生。
雖然上述差分傳輸方式解決了噪聲干擾的問題，但是，由于接收端無對應(yīng) 數(shù)據(jù)線的時脈信號，因此，接收端需通過兩條數(shù)據(jù)線來進(jìn)行時脈復(fù)原(Clock Recovery)的作業(yè)，這種時脈復(fù)原的作業(yè)要求數(shù)據(jù)輸出端所輸出的數(shù)據(jù)不得連 續(xù)為低電位(邏輯零)或高電位(邏輯一)，否則時脈復(fù)原將會產(chǎn)生錯誤，數(shù) 據(jù)判讀上也會發(fā)生錯誤，為能使得時脈復(fù)原不致出錯，業(yè)界設(shè)計(jì)出了數(shù)據(jù)信號 轉(zhuǎn)換機(jī)制，即將原本4位的數(shù)據(jù)以5位來傳輸(即所謂的4B5B)，或者將原 本8位的數(shù)據(jù)以IO位來傳輸(即所謂的8B10B)，以將連續(xù)3個以上的低電 位或高電位信號從傳輸?shù)臄?shù)據(jù)信號中移除，而讓時脈復(fù)原不致出錯；然而，這 種方式雖解決了時脈復(fù)原的問題，但卻使得原本4位的數(shù)據(jù)要花5位來傳輸， 降低了傳輸速率(1.25倍)。
請參照圖l，前述的差分傳輸方式還具有一缺點(diǎn)，即兩條數(shù)據(jù)線的數(shù)據(jù)信 號在傳輸時，如上所述，當(dāng)數(shù)據(jù)切換時(例如從邏輯一切換為邏輯零)，會產(chǎn) 生切換噪聲(SwitchingNoise)問題300，從而造成傳輸品質(zhì)的下降。
因此，如何能提供一種具有簡易時脈復(fù)原與抗噪聲干擾的信號傳輸器，成 為了研究人員有待解決的問題之一。

發(fā)明內(nèi)容
本發(fā)明的目的在于，提供一種信號編碼器與信號譯碼器，通過一特定編碼 與譯碼過程傳輸信號，以簡易方式還原時脈信號與數(shù)據(jù)信號，從而提升信號傳 輸品質(zhì)。
為了實(shí)現(xiàn)上述目的，本發(fā)明公開了一種信號編碼器，用以接收數(shù)據(jù)信號與 時i;1c信號，并輸出對應(yīng)于數(shù)據(jù)信號與時脈信號的差分信號，該數(shù)據(jù)信號由多個 邏輯零與多個邏輯一所構(gòu)成，該信號編碼器包含有第一編碼輸出端與第二編碼 輸出端，該信號編碼器當(dāng)數(shù)據(jù)信號為邏輯一時，從第一編碼輸出端輸出一調(diào)變 信號，從第二編碼輸出端輸出一固定電位信號，信號編碼器當(dāng)數(shù)據(jù)信號為邏輯 零時，從第一編碼輸出端輸出固定電位信號，從第二編碼輸出端輸出調(diào)變信號。
本發(fā)明還公開了一種信號譯碼器，包含有第一譯碼輸出端與第二譯碼輸出 端，信號譯碼器接收信號編碼器的第一編碼輸出端與第二編碼輸出端輸出的差 分信號，信號譯碼器當(dāng)?shù)谝痪幋a輸出端為調(diào)變信號且第二編碼輸出端為固定電 位信號時，從第二譯碼輸出端輸出邏輯一的數(shù)據(jù)信號，從第一譯碼輸出端輸出 時脈信號，信號譯碼器當(dāng)?shù)谝痪幋a輸出端為固定電位信號且第二編碼輸出端為 調(diào)變信號時，從第二譯碼輸出端輸出邏輯零的數(shù)據(jù)信號，從第一譯碼輸出端輸 出時脈信號。
使用這種信號編碼器與信號譯碼器，通過編碼運(yùn)算過程，將編碼后的時脈 信號與數(shù)據(jù)信號傳輸至接收端，并在接收端通過譯碼運(yùn)算過程，還原時脈信號 與數(shù)據(jù)信號，這樣，就可使得信號傳輸過程具有差分傳輸方式的抗噪聲優(yōu)點(diǎn)，
而信號還原過程具有數(shù)據(jù)時脈(Data-Clock)傳輸方式的簡易還原優(yōu)點(diǎn)，從而 可以提升信號的傳輸品質(zhì)。
以下結(jié)合附圖和具體實(shí)施例對本發(fā)明進(jìn)行詳細(xì)描述，但不作為對本發(fā)明的 限定。


圖1為現(xiàn)有技術(shù)的信號波形比較示意圖2為本發(fā)明實(shí)施例的系統(tǒng)方塊圖3A為本發(fā)明第一實(shí)施例的信號編碼器的電路示意圖3B為本發(fā)明第二實(shí)施例的信號編碼器的電路示意圖4為本發(fā)明的電位校正電路的示意圖5A為本發(fā)明第一比較器的電路示意圖5B為本發(fā)明第一比較器的另一電路示意圖6A為本發(fā)明與現(xiàn)有技術(shù)的信號波形比較示意圖6B為本發(fā)明與現(xiàn)有技術(shù)的另一信號波形比較示意圖6C為本發(fā)明與現(xiàn)有技術(shù)的另一信號波形比較示意圖6D為本發(fā)明與現(xiàn)有技術(shù)的另一信號波形比較示意圖7A為本發(fā)明的信號選擇器的電路示意圖7B為本發(fā)明的信號譯碼器的另一電路示意圖7C為本發(fā)明的信號譯碼器的另一電路示意圖8為本發(fā)明的信號選擇器的電路示意圖。 其中，附圖標(biāo)記 IO —邏輯電路 11—第一與非門 12 —第一反相器
13—第一單一脈沖觸發(fā)器
14一第二反相器
15 —第一或非門
16— 第二單一脈沖觸發(fā)器
17— 或門
18— 第一單一脈沖觸發(fā)器 19一第二單一脈沖觸發(fā)器 20 —電位校正電路
21— 第一比較器
22— 第二比較器
30— 第一多路復(fù)用器
31— 第二多路復(fù)用器 40—第一觸發(fā)器 41一第二觸發(fā)器
42— 第三觸發(fā)器
43— 第四觸發(fā)器 44一第五觸發(fā)器
50— 第一延遲器
51— 第二延遲器
52— 第三延遲器
53— 第四延遲器
54— 第五延遲器
55— 第六延遲器 56 —第七延遲器 IOO—信號編碼器 IIO—第二與非門
111— 第三與非門
112— 第四與非門
113— 第五與非門 140—反相器 141一第三反相器
142— 第四反相器
143— 第五反相器 144一第六反相器
150— 第二或非門
151— 互斥或門 200—信號譯碼器 300—切換噪聲問題 elk—時脈信號 ix—第一差分信號 iy—第二差分信號 bd—第三差分信號 iyl—第四差分信號 data—數(shù)據(jù)信號
data一反相數(shù)據(jù)信號
Vi+—非反相輸入端 Vi-—反相輸入端 VCC—電壓源 VB1—第一偏壓 VB2—第二偏壓
具體實(shí)施例方式
請參照圖2，此為本發(fā)明實(shí)施例的系統(tǒng)方塊圖。如圖2所示，本發(fā)明的信 號ft輸器，包含有信號編碼器100與信號譯碼器200。
信號編碼器100，用以接收數(shù)據(jù)信號與時脈信號，并輸出對應(yīng)于數(shù)據(jù)信號與時脈信號的差分信號(為方便說明，以下均稱為第一差分信號與第二差分信 號)，其中，數(shù)據(jù)信號與時脈信號為數(shù)字信號，該數(shù)據(jù)信號由多個邏輯零(例
如，0伏特電壓)的電位信號與多個邏輯一 (例如，3.3伏特電壓)的電位信 號所構(gòu)成，信號編碼器IOO包含有第一編碼輸出端與第二編碼輸出端，信號編 碼器100在數(shù)據(jù)信號為邏輯一時，從第一編碼輸出端輸出一調(diào)變信號，從第二 編碼輸出端輸出一固定電位信號(例如，邏輯為零的電位信號或者邏輯為一的 電位信號)，信號編碼器100在數(shù)據(jù)信號為邏輯零時，從第一編碼輸出端輸出 固定電位信號，從第二編碼輸出端輸出調(diào)變信號。
邏輯電路IO，設(shè)置在信號編碼器100中，用以接收數(shù)據(jù)信號及時脈信號， 并在數(shù)據(jù)信號為邏輯一時，從信號編碼器100的第一編碼輸出端輸出調(diào)變信 號，從信號編碼器100的第二編碼輸出端輸出固定電位信號，邏輯電路10在 數(shù)據(jù)信號為邏輯零時，從第一編碼輸出端輸出固定電位信號，從第二編碼輸出 端輸出調(diào)變信號，其中，調(diào)變信號由多個低電位信號與多個高電位信號所構(gòu)成， 調(diào)變信號的脈沖寬度可以等于時脈信號半周期的脈沖寬度或視實(shí)際需要調(diào)整 為一固定值，較佳的，為將脈沖寬度設(shè)定成相同于時脈信號半周期的脈沖寬度， 這樣，接收端直接將第一差分信號ix與第二差分信號iy結(jié)合后，即形成時脈 信號信號譯碼器200，用以提供一接收端讀取時脈信號與數(shù)據(jù)信號，包含有第
一譯碼輸出端與第二譯碼輸出端，信號譯碼器200接收信號編碼器的第一編碼 輸出端與第二編碼輸出端輸出的第一差分信號ix與第二差分信號iy，并對第
一差分信號ix與第二差分信號iy進(jìn)行一邏輯運(yùn)算，信號譯碼器200根據(jù)邏輯 運(yùn)算的結(jié)果，在第一編碼輸出端為調(diào)變信號且第二編碼輸出端為固定電位信號 時，從第二譯碼輸出端輸出邏輯一的數(shù)據(jù)信號，從第一譯碼輸出端輸出時脈信 號，而信號譯碼器200在第一編碼輸出端為固定電位信號且第二編碼輸出端為 調(diào)變信號時，從第二譯碼輸出端輸出邏輯零的數(shù)據(jù)信號，從第一譯碼輸出端輸 出時脈信號。
電位校正電路20，設(shè)置在信號編碼器100與信號譯碼器200之間，用以 接收信號編碼器100輸出的第一差分信號ix與第二差分信號iy，并校正第一 差分信號ix與第二差分信號iy的電位至一預(yù)定范圍內(nèi)，使第一差分信號ix與 第二差分信號iy的電位符合接收端的電位后，傳送至信號譯碼器200，此外，
電位校正電路20可設(shè)置在信號編碼器100中，或設(shè)置在信號譯碼器200中。 請參照圖3A，此為本發(fā)明第一實(shí)施例的信號編碼器的電路示意圖。如圖
3A所示，本發(fā)明第一實(shí)施例的信號編碼器，包含有第一與非門ll、第一反相
器12、第一單一脈沖(one-shot)觸發(fā)器13、第二反相器14、第一或非門15
與第二單一脈沖(one-shot)觸發(fā)器16。
第一與非門11，具有兩個輸入端與一個輸出端，第一與非門ii的第一輸
入端接收數(shù)據(jù)信號，第二輸入端接收時脈信號，第一與非門11對數(shù)據(jù)信號與 時脈信號進(jìn)行一與非運(yùn)算后，由第一與非門11的輸出端輸出第一信號，其中 與非運(yùn)算的規(guī)則為當(dāng)?shù)谝慌c非門11的第一輸入端或第二輸入端接收到的信
號為低電位狀態(tài)時，則與非門11的輸出端輸出的第一信號為高電位狀態(tài)；當(dāng)
第一與非門11的第一輸入端與第二輸入端接收到的信號同時為高電位狀態(tài) 時，則第一與非門11的輸出端輸出的第一信號為低電位狀態(tài)。
第一反相器12，與第一與非門11的輸出端電性連接，其具有一個輸入端 與一個輸出端，用以接收第一與非門ll輸出的第一信號，并對第一信號進(jìn)行 一反相邏輯運(yùn)算后，由第一反相器12的輸出端輸出反相的第一信號，其中，
反相邏輯運(yùn)算的規(guī)則為當(dāng)?shù)谝环聪嗥?2的輸入端收到第一信號為低電位狀 態(tài)時，則第一反相器12的輸出端輸出的第一信號為高電位狀態(tài)；當(dāng)?shù)谝环聪?br> 器12的輸入端接收到的第一信號為高電位狀態(tài)時，則第一反相器12的輸出端
輸出的第一信號為低電位狀態(tài)。
第一單一脈沖(one-shot)觸發(fā)器13，與第一反相器12電性連接，具有 一個輸入端與一個輸出端，用以接收第一反相器12輸出的第一信號，由第一 信號的脈沖觸發(fā)動作，以輸出具有不同脈沖寬度的第一信號，例如，將第一單 一S7lc沖觸發(fā)器13輸出的脈沖寬度設(shè)定為大于第一反相器12輸出脈沖寬度或者 等于時脈信號半周期的脈沖寬度，其中，第一單一脈沖觸發(fā)器13為一正緣觸 發(fā)單一脈沖觸發(fā)器，此處也可以采用負(fù)緣觸發(fā)的單一脈沖觸發(fā)器。
第二反相器14，具有一個輸入端與一個輸出端，用以接收時脈信號，并 對時脈信號進(jìn)行反相邏輯運(yùn)算后，由第二反相器14的輸出端輸出反相的時脈 信號，其中，反相邏輯運(yùn)算的規(guī)則為當(dāng)?shù)诙聪嗥?4的輸入端收到時脈信 號為低電位狀態(tài)時，則第二反相器14的輸出端輸出的時脈信號為高電位狀態(tài)； 當(dāng)?shù)诙聪嗥?4的輸入端接收到的時脈信號為高電位狀態(tài)時，則第二反相器
14的輸出端輸出的時脈信號為低電位狀態(tài)。
第一或非門15，與第二反相器14的輸出端電性連接，具有兩個輸入端與 一個輸出端，該第一或非門15的第一輸入端接收第二反相器14輸出的反相的 時脈信號，而第一或非門15的第二輸入端接收數(shù)據(jù)信號，第一或非門15對數(shù) 據(jù)信號與反相的時脈信號進(jìn)行一或非運(yùn)算后，由第一或非門15的輸出端輸出 一第二信號，其中或非運(yùn)算的規(guī)則為當(dāng)?shù)谝换蚍情T15的第一輸入端或第二 輸入端接收到的信號為高電位狀態(tài)時，則第一或非門15的輸出端輸出的第二 信號為低電位狀態(tài)；當(dāng)?shù)谝换蚍情T15的第一輸入端與第二輸入端接收到的信 號同時為低電位狀態(tài)時，則第一或非門15的輸出端輸出的第二信號為高電位 狀態(tài)。
第二單一脈沖(one-shot)觸發(fā)器16，與第一或非門15的輸出端電性連 接，具有一個輸入端與一個輸出端，用以接收第一或非門15輸出的第二信號， 由第二信號的脈沖觸發(fā)動作，以輸出具有不同脈沖寬度的第二信號，例如，第 二單一脈沖觸發(fā)器16輸出的脈沖寬度大于第一或非門15輸出脈沖寬度，其中， 第二單一脈沖觸發(fā)器16為一正緣觸發(fā)單一脈沖觸發(fā)器。
接下來，說明電路運(yùn)作原理
當(dāng)數(shù)據(jù)信號為邏輯一時，經(jīng)過第一與非門11將時脈信號與數(shù)據(jù)信號進(jìn)行 與非邏輯運(yùn)算后，由第一與非門11輸出第一信號，該第一信號經(jīng)過第一反相 器12進(jìn)行反相邏輯運(yùn)算后，由第一反相器輸出反相的第一信號，接著，反相 的第一信號經(jīng)過第一單一脈沖觸發(fā)器13設(shè)定輸出的脈沖寬度，由第一單一脈 沖觸發(fā)器13輸出調(diào)變信號，即第一差分信號ix (如圖6A所示)。
當(dāng)數(shù)據(jù)信號為邏輯一時，經(jīng)過第二反相器14將時脈信號進(jìn)行反相邏輯運(yùn) 算后，由第二反相器14輸出反相的時脈信號，接著，第一或非門15將反相的 時脈信號與數(shù)據(jù)信號進(jìn)行或非邏輯運(yùn)算后，由第一或非門15輸出第二信號， 該第二信號經(jīng)過第二單一脈沖觸發(fā)器16設(shè)定輸出的脈沖寬度，由第二單一脈 沖觸發(fā)器16輸出固定電位信號，即第二差分信號iy (如圖6A所示)。
當(dāng)數(shù)據(jù)信號為邏輯零時，經(jīng)過第一與非門ll將時脈信號與數(shù)據(jù)信號進(jìn)行 與3一邏輯運(yùn)算后，由第一與非門11輸出第一信號，該第一信號經(jīng)過第一反相 器12進(jìn)行反相邏輯運(yùn)算后，由第一反相器12輸出反相的第一信號，接著，反 相的第一信號經(jīng)過第一單一脈沖觸發(fā)器13設(shè)定輸出的脈沖寬度，由第一單一
脈沖觸發(fā)器13輸出固定電位信號，即第一差分信號ix (如圖6A所示)。
當(dāng)數(shù)據(jù)信號為邏輯零時，經(jīng)過第二反相器14將時脈信號進(jìn)行反相邏輯運(yùn) 算后，由第二反相器14輸出反相的時脈信號，接著，第一或非門15將反相的 時脈信號與數(shù)據(jù)信號進(jìn)行或非邏輯運(yùn)算后，由第一或非門15輸出第二信號， 該第二信號經(jīng)過第二單一脈沖觸發(fā)器16設(shè)定輸出的脈沖寬度，由第二單一脈 沖觸發(fā)器16輸出調(diào)變信號，即第二差分信號iy (如圖6A所示)。
請參照圖3B，此為本發(fā)明第二實(shí)施例的信號編碼器的電路示意圖。如圖 3B所示，本發(fā)明第二實(shí)施例的信號編碼器，包含有第一與非門U、第一單一 脈沖(one-shot)觸發(fā)器18、第二反相器14、或門17與第二單一脈沖(one-shot) 觸發(fā)器19。
第一與非門ll，具有兩個輸入端與一個輸出端，該第一與非門ll的第一 輸入端接收數(shù)據(jù)信號，第二輸入端接收時脈信號，第一與非門11對數(shù)據(jù)信號 與時脈信號進(jìn)行一與非運(yùn)算后，由第一與非門11的輸出端輸出第一信號，其 中與非運(yùn)算的規(guī)則為當(dāng)?shù)谝慌c非門11的第一輸入端或第二輸入端接收到的 信號為低電位狀態(tài)時，則第一與非門11的輸出端輸出的第一信號為高電位狀 態(tài)；當(dāng)?shù)谝慌c非門11的第一輸入端與第二輸入端接收到的信號同時為高電位 狀態(tài)時，則第一與非門11的輸出端輸出的第一信號為低電位狀態(tài)。
第一單一脈沖觸發(fā)器18，與第一與非門11的輸出端電性連接，具有一個 輸入端與一個輸出端，用以接收第一與非門11輸出的第一信號，由第一信號 的脈沖觸發(fā)動作，以輸出具有不同脈沖寬度的第一信號，例如，第一單一脈沖 觸發(fā)器18輸出的脈沖寬度大于第一與非門11輸出脈沖寬度，其中第一單一脈 沖觸發(fā)器18為一負(fù)緣觸發(fā)單一脈沖觸發(fā)器。
反相器140，具有一個輸入端與一個輸出端，用以接收時脈信號，并對時 脈f言號進(jìn)行反相運(yùn)算后，由反相器140的輸出端輸出反相的時脈信號，其中， 反相運(yùn)算的規(guī)則為當(dāng)反相器140的輸入端收到時脈信號為低電位狀態(tài)時，則 反相器140的輸出端輸出的時脈信號為高電位狀態(tài)；當(dāng)反相器140的輸入端接 收到的時脈信號為高電位狀態(tài)時，則反相器140的輸出端輸出的時脈信號為低 電位狀態(tài)。
或門17,與反相器140的輸出端電性連接，具有兩個輸入端與一個輸出 端，該或門17的第一輸入端接收反相器140輸出的反相的時脈信號，該或門 17的第二輸入端接收數(shù)據(jù)信號，或門17對數(shù)據(jù)信號與反相的時脈信號進(jìn)行一 或運(yùn)算后，由或門17的輸出端輸出第二信號，其中，或運(yùn)算的規(guī)則為當(dāng)或 門17的第一輸入端或第二輸入端接收到的信號為高電位狀態(tài)時，則或門17 的輸出端輸出的第二信號為高電位狀態(tài)；當(dāng)或門17的第一輸入端與第二輸入 端接收到的信號同時為低電位狀態(tài)時，則或門17的輸出端輸出的第二信號為 低電位狀態(tài)。
第二單一脈沖觸發(fā)器19，與或門17的輸出端電性連接，具有一個輸入端 與一個輸出端，用以接收或門17輸出的第二信號，由第二信號的脈沖觸發(fā)動 作，以輸出具有不同脈沖寬度的第二信號，例如，第二單一脈沖觸發(fā)器19輸 出的脈沖寬度大于或門17輸出脈沖寬度，其中第二單一脈沖觸發(fā)器19為一負(fù) 緣觸發(fā)單一脈沖觸發(fā)器。
接下來，說明電路運(yùn)作原理
當(dāng)數(shù)據(jù)信號為邏輯一時，經(jīng)過第一與非門11將時脈信號與數(shù)據(jù)信號進(jìn)行 與3NI輯運(yùn)算后，由第一與非門11輸出第一信號，接著，該第一信號經(jīng)過第 一^^一脈沖觸發(fā)器18設(shè)定輸出的脈沖寬度，由第一單一脈沖觸發(fā)器18輸出調(diào) 變信號，即第一差分信號ix。
當(dāng)數(shù)據(jù)信號為邏輯一時，經(jīng)過反相器140將時脈信號進(jìn)行反相邏輯運(yùn)算 后，由反相器140輸出反相的時脈信號，接著，或門17將反相的時脈信號與 數(shù)據(jù)信號進(jìn)行或邏輯運(yùn)算后，由或門17輸出第二信號，該第二信號經(jīng)過第二 單一脈沖觸發(fā)器19設(shè)定輸出的脈沖寬度，由第二單一脈沖觸發(fā)器19輸出固定 電位信號，即第二差分信號iy。
當(dāng)數(shù)據(jù)信號為邏輯零時，經(jīng)過第一與非門11將時脈信號與數(shù)據(jù)信號進(jìn)行 與^^邏輯運(yùn)算后，由第一與非門11輸出第一信號，接著，該第一信號經(jīng)過第 一單一脈沖觸發(fā)器18設(shè)定輸出的脈沖寬度，由第一單一脈沖觸發(fā)器18輸出固 定電位信號，即第一差分信號k。
當(dāng)數(shù)據(jù)信號為邏輯零時，經(jīng)過反相器140將時脈信號進(jìn)行反相邏輯運(yùn)算 后，由反相器140輸出反相的時脈信號，接著，或門17將反相的時脈信號與 數(shù)據(jù)信號進(jìn)行或邏輯運(yùn)算后，由或門17輸出第二信號，該第二信號經(jīng)過第二 單一脈沖觸發(fā)器19設(shè)定輸出的脈沖寬度，由第二單一脈沖觸發(fā)器19輸出調(diào)變 信號，即第二差分信號iy。 請參照圖4，此為本發(fā)明的電位校正電路的示意圖。如圖4所示，本發(fā)明 的電位校正電路包含有第一比較器21與第二比較器22。
第一比較器21，具有兩個輸入端與一個輸出端，第一比較器21的第一輸 入端(即非反相輸入端Vi+)接收信號編碼器100的第一編碼輸出端輸出的第 一差分信號ix，第一比較器21的第二輸入端(即反相輸入端Vi-)接收信號編 碼器100的第二編碼輸出端輸出的第二差分信號iy，其中第一比較器21對第 一差分信號k與第二差分信號iy進(jìn)行比較運(yùn)算，以輸出具有準(zhǔn)確電位的第三 差分信號ixl，這樣，即可解決第一差分信號ix在傳輸過程中信號衰減的問題， 其中，第一比較器21內(nèi)部將反相輸入端Vi-的電位提升至大于零但小于電壓源 VCC(例如，1/2VCC)，以解決當(dāng)?shù)谝槐容^器21的兩個輸入端的輸入信號都 是邏輯零時的問題。
第二比較器22，具有兩個輸入端與一個輸出端，第二比較器22的第一輸 入端(即非反相輸入端Vi+)接收信號編碼器100的第二輸出端(即反相輸入 端Vi-)輸出的第二差分信號iy，第二比較器22的第二輸入端接收信號編碼器 100的第一編碼輸出端輸出的第一差分信號ix,其中，第二比較器22對第一 差分信號ix與第二差分信號iy進(jìn)行比較運(yùn)算，以輸出具有準(zhǔn)確電位的第四差 分信號iyl，這樣，即可解決第二差分信號iy在傳輸過程中信號衰減的問題， 其中，第二比較器22內(nèi)部將反相輸入端Vi-的電位提升至大于零但小于電壓源 VCC (例如，1/2VCC)，以解決當(dāng)?shù)诙容^器22的兩個輸入端的輸入信號都 是邏輯零時的問題。
請參照圖5A，此為本發(fā)明第一比較器的電路示意圖。如圖5A所示，本 發(fā)明的第一比較器包含有多個晶體管開關(guān)，其中，第一差分信號ix與第二差 分〈言號iy輸入至各晶體管開關(guān)后，根據(jù)第一差分信號ix與第二差分信號iy的 電位控制各晶體管開關(guān)的導(dǎo)通(on)或斷開(off)，以輸出具有準(zhǔn)確電位的 第三差分信號ixl。另外，本發(fā)明的第二比較器的電路與第一比較器相同，差 別在于第一比較器21的第一輸入端(即非反相輸入端Vi+)接收信號編碼 器lOO的第一編碼輸出端輸出的第一差分信號ix (如圖6A所示)，而第二比 較器22的第一輸入端(即非反相輸入端Vi+)接收信號編碼器100的第二輸 出端(即反相輸入端Vi-)輸出的第二差分信號iy (如圖6A所示)，其余電 路動原理相同，以下不再贅述。請參照圖5B，此為本發(fā)明第一比較器的另一電路示意圖。如圖5B所示， 本發(fā)明的第一比較器包含有多個晶體管開關(guān)，圖5B中接收的第一差分信號ix (如圖6D所示)與第二差分信號iy為反相(如圖6D所示)，其余電路原理 與圖5A類似，以下不再贅述。
請參照圖6A，此為本發(fā)明與現(xiàn)有技術(shù)的信號波形比較示意圖。如圖6A
所示，現(xiàn)有技術(shù)的數(shù)據(jù)信號data與反相數(shù)據(jù)信號data在傳輸上存在切換噪聲
(SwitchingNoise)問題，從而會造成傳輸品質(zhì)的下降，本發(fā)明的信號編碼器 100在接收到時脈信號與數(shù)據(jù)信號后，根據(jù)編碼規(guī)則將數(shù)據(jù)信號與時脈信號編 碼成第一差分信號ix與第二差分信號iy，并在接收端根據(jù)譯碼規(guī)則將第一差 分信號ix與第二差分信號iy相加后，即可還原出時脈信號，將第一差分信號 ix與第二差分信號iy相減后，即可還原出數(shù)據(jù)信號，其中，第一差分信號ix 的脈沖寬度與第二差分信號的脈沖寬度等于時脈信號clk的半周期。這樣，本 發(fā)明將數(shù)據(jù)信號與時脈信號分別轉(zhuǎn)換為調(diào)變信號與固定電位信號，由于調(diào)變信 號與固定電位信號彼此非為正反相的切換關(guān)系，因而不存在切換噪聲的問題， 因此，對比于現(xiàn)有的差分傳輸方式而言，具有較佳的傳輸品質(zhì)。
請參照圖6B，此為本發(fā)明與現(xiàn)有技術(shù)的另一信號波形比較示意圖。圖6B 與圖6A的不同之處在于圖6B中的第一差分信號ix的脈沖寬度小于圖6A 中的第一差分信號ix的脈沖寬度，換句話說，圖6B中的第一差分信號k的 脈沖寬度小于時脈的半周期，而圖6B中的第二差分信號iy的脈沖寬度小于圖 6A中的第二差分信號iy的脈沖寬度，換句話說，圖6B中的第二差分信號iy 的脈沖寬度小于時脈信號clk的半周期，前述脈沖寬度可通過單一脈沖觸發(fā)器 進(jìn)《f調(diào)整。
請參照圖6C，此為本發(fā)明與現(xiàn)有技術(shù)的另一信號波形比較示意圖。圖6C 與圖6A的不同之處在于圖6C中的第一差分信號ix的脈沖寬度大于圖6A 中的第一差分信號ix的脈沖寬度，換句話說，圖6C中的第一差分信號ix的 脈沖寬度大于時脈信號clk的半周期，而圖6C中的第二差分信號iy的脈沖寬 度大于圖6A中的第二差分信號iy的脈沖寬度，換句話說，圖6C中的第二差 分f言號iy的脈沖寬度大于時脈信號clk的半周期，前述脈沖寬度可通過單一脈 沖角蟲發(fā)器進(jìn)行調(diào)整。
請參照圖7A，此為本發(fā)明的信號譯碼器的電路示意圖。如圖7A所示， 本發(fā)明的信號譯碼器包含有第一觸發(fā)器40、第二觸發(fā)器41、第一延遲器50、 第二延遲器51、第三延遲器52、第二與非門110、第三與非門111、第三反相 器141、第四反相器142與第二或非門150，其中，第一觸發(fā)器40與第一延遲 器50構(gòu)成一個正緣觸發(fā)的第三單一脈沖觸發(fā)器，第二觸發(fā)器41、第二延遲器 51與第三延遲器52構(gòu)成一個正緣觸發(fā)的第四單一脈沖觸發(fā)器。
第二或非門150將第一差分信號ix與第二差分信號iy進(jìn)行一或非邏輯運(yùn) 算，第二或非門150根據(jù)運(yùn)算結(jié)果將信號輸出至第二與非門110，第二與非門 IIO將第二或非門150輸出的信號與清除信號clear進(jìn)行一與非邏輯運(yùn)算，其 中，清除信號clear在系統(tǒng)開機(jī)的靜默時間過后維持在一高準(zhǔn)位狀態(tài)，第二與 非門110根據(jù)運(yùn)算結(jié)果將信號輸出至第三反相器141，接著，第三反相器141 將第二與非門IIO輸出的信號反相，并輸出反相后的信號至第三單一脈沖觸發(fā) 器，最后，由第一觸發(fā)器40的Q端輸出時脈信號clk (如圖6A所示)。
第三與非門111將第三差分信號ixl與清除信號clear進(jìn)行一與非邏輯運(yùn) 算，并根據(jù)運(yùn)算結(jié)果將信號輸出至第四反相器142，接著，第四反相器142將 第三與非門11輸出的信號反相，并輸出反相后的信號至第四單一脈沖觸發(fā)器， 最后，由第五觸發(fā)器44的Q端輸出數(shù)據(jù)信號data (如圖6A所示)。
請參照圖7B，此為本發(fā)明的信號譯碼器的另一電路示意圖。圖7B與圖 7A的不同之處在于圖7B采用負(fù)緣觸發(fā)的第三單一脈沖觸發(fā)器與負(fù)緣觸發(fā) 的第四單一脈沖觸發(fā)器，且將第二或非門150替換為互斥或門151，其余電路 運(yùn)作方式與圖7A類似，在此不再贅述。
請參照圖7C,此為本發(fā)明的信號譯碼器的另一電路示意圖。圖7C與圖 7A的不同之處在于圖7C增加了一個電位校正電路20，以將第一差分信號 ix與第二差分信號iy校正為具有準(zhǔn)確電位的第三差分信號ixl與第四差分信號 iyl，其余電路運(yùn)作方式與圖7A類似，在此不再贅述。
請參照圖8，此為本發(fā)明的信號選擇器的電路示意圖，其中，信號選擇器 可選擇性輸出一組第三差分信號ixl與第四差分信號iyl或一組時脈信號clk 與數(shù)據(jù)信號data，以提供各種接收端(例如，具有信號譯碼器或者不具有信號 譯碼器)讀取，該信號選擇器可設(shè)置在電位校正電路20與信號譯碼器200之 間。如圖8所示，本發(fā)明的信號選擇器包含有第一多路復(fù)用器30、第二多
路復(fù)用器31、第三觸發(fā)器42、第四觸發(fā)器43、第五觸發(fā)器44、第四延遲器 53、第五延遲器54、第六延遲器55、第七延遲器56、第四與非門112、第五 與非門113、第五反相器143與第六反相器144。其中，第三觸發(fā)器42與第四 延遲器53構(gòu)成第五單一脈沖觸發(fā)器，第四觸發(fā)器43與第五延遲器54構(gòu)成第 六單一脈沖觸發(fā)器，第五觸發(fā)器44、第六延遲器55與第七延遲器56構(gòu)成第 七單一脈沖觸發(fā)器。
第一多路復(fù)用器30，接收第一比較器21輸出的第三差分信號ixl與時脈 信號clk，并根據(jù)一選擇信號sel選擇性輸出第三差分信號ixl或時脈信號clk; 第五單一脈沖觸發(fā)器，接收并輸出第三差分信號ixl或時脈信號clk，并設(shè)定 第三差分信號ixl或時脈信號clk半周期的脈沖寬度為相同或不同于原第三差 分信號ixl或時脈信號clk半周期的脈沖寬度，以輸出第三差分信號ixl或時 脈信號clk;第六單一脈沖觸發(fā)器，接收第四差分信號iyl并設(shè)定第四差分信 號iyl的脈沖寬度為相同或不同于原第四差分信號iyl的脈沖寬度，以輸出第 四差分信號iyl;第四與非門112，用以對數(shù)據(jù)信號data與時脈信號clk進(jìn)行 與非邏輯運(yùn)算，并輸出一信號；第五反相器143，接收并對第四與非門U2輸 出的信號進(jìn)行反相邏輯運(yùn)算；第七單一脈沖觸發(fā)器，接收第五反相器143輸出 的信號，并設(shè)定該信號的脈沖寬度為相同或不同于原信號的脈沖寬度；第五與 非門1B，接收第七單一脈沖觸發(fā)器輸出的信號，并對該信號與數(shù)據(jù)信號data 進(jìn)行與非邏輯運(yùn)算；第六反相器144，接收第五與非門113輸出的信號，并對 該f言號進(jìn)行與非邏輯運(yùn)算；第二多路復(fù)用器31，接收第六單一脈沖觸發(fā)器輸 出的第四差分信號iyl與第六反相器144輸出的信號，并根據(jù)選擇信號sel選 擇性輸出第四差分信號iyl或數(shù)據(jù)信號data。
當(dāng)選擇信號為邏輯一時，第一多路復(fù)用器30輸出第三差分信號ixl至第 三觸發(fā)器42的CLK端，第三觸發(fā)器42的Q端輸出第三差分信號ixl，第四 觸發(fā)器43的Q端輸出第四差分信號iyl至第二多路復(fù)用器31，第二多路復(fù)用 器31輸出第四差分信號iyl。
當(dāng)選擇信號為邏輯零時，第一多路復(fù)用器30輸出時脈信號dk至第三觸 發(fā)器42的CLK端，第三觸發(fā)器42的Q端輸出時脈信號clk，第四與非門112 將數(shù)據(jù)信號data與時脈信號elk進(jìn)行與非邏輯運(yùn)算，并輸出一信號至第五反相 器143，接著，由第五觸發(fā)器44、第六延遲器55與第七延遲器56構(gòu)成的第七
單一脈沖觸發(fā)器將信號傳送至第五與非門113，第五與非門113將數(shù)據(jù)信號 data與第五觸發(fā)器44的Q端輸出的信號進(jìn)行與非邏輯運(yùn)算后，將信號傳送至 第六反相器144,第六反相器144再將前述信號反相后傳送至第二多路復(fù)用器 31，第二多路復(fù)用器31輸出數(shù)據(jù)信號data。
綜上所述，本發(fā)明的信號編碼器與信號譯碼器，通過編碼運(yùn)算過程，將編 碼后的時脈信號與數(shù)據(jù)信號傳輸至接收端，并在接收端通過譯碼運(yùn)算過程(接 收端也可以不用進(jìn)行譯碼還原的作業(yè)，直接判讀即可)，還原時脈信號與數(shù)據(jù) 信號，這樣，使得信號傳輸過程具有差分傳輸方式的抗噪聲優(yōu)點(diǎn)，信號還原過 程具有數(shù)據(jù)時脈(Data-Clock)傳輸方式的簡易還原優(yōu)點(diǎn)。
當(dāng)然，本發(fā)明還可有其他多種實(shí)施例，在不背離本發(fā)明精神及其實(shí)質(zhì)的情 況下，熟悉本領(lǐng)域的技術(shù)人員當(dāng)可根據(jù)本發(fā)明作出各種相應(yīng)的改變和變形，但 這些相應(yīng)的改變和變形都應(yīng)屬于本發(fā)明所附的權(quán)利要求的保護(hù)范圍。
權(quán)利要求
1、一種信號編碼器，用以接收一數(shù)據(jù)信號與一時脈信號，并輸出對應(yīng)于該數(shù)據(jù)信號與該時脈信號的一差分信號，其特征在于，該數(shù)據(jù)信號由多個邏輯零與多個邏輯一所構(gòu)成，該信號編碼器包含有一第一編碼輸出端與一第二編碼輸出端，該信號編碼器在該數(shù)據(jù)信號為該邏輯一時，從該第一編碼輸出端輸出一調(diào)變信號，從該第二編碼輸出端輸出一固定電位信號，該信號編碼器在該數(shù)據(jù)信號為該邏輯零時，從該第一編碼輸出端輸出該固定電位信號，從該第二編碼輸出端輸出該調(diào)變信號。
2、 如權(quán)利要求1所述的信號編碼器，其特征在于，該信號編碼器還包含 一邏輯電路，該邏輯電路接收該數(shù)據(jù)信號及該時脈信號，并在該數(shù)據(jù)信號為該 邏輯一時，從該第一編碼輸出端輸出一調(diào)變信號，從該第二編碼輸出端輸出一 固定電位信號，該邏輯電路在該數(shù)據(jù)信號為該邏輯零時，從該第一編碼輸出端 輸出該固定電位信號，從該第二編碼輸出端輸出該調(diào)變信號。
3、 如權(quán)利要求1所述的信號編碼器，其特征在于，該固定電位信號為一 邏輯為零的電位信號。
4、 如權(quán)利要求1所述的信號編碼器，其特征在于，該固定電位信號為一 邏輯為一的電位信號。
5、 如權(quán)利要求1所述的信號編碼器，其特征在于，該調(diào)變信號由多個低 電位信號與多個高電位信號所構(gòu)成。
6、 如權(quán)利要求1所述的信號編碼器，其特征在于，該調(diào)變信號的脈沖寬 度相等于該時脈信號半周期的脈沖寬度。
7、 如權(quán)利要求1所述的信號編碼器，其特征在于，該邏輯電路還包含有 一第一與非門，具有兩輸入端與一輸出端，該與非門的第一輸入端接收該數(shù)據(jù)信號，該第一與非門的第二輸入端接收該時脈信號，該第一與非門對該數(shù) 據(jù)信號與該時脈信號進(jìn)行一與非運(yùn)算后，由該第一與非門的該輸出端輸出一第 一信號；一第一反相器，與該第一與非門電性連接，具有一輸入端與一輸出端，接 收該第一與非門輸出的該第一信號，并對該第一信號進(jìn)行一反相運(yùn)算后，由該 第一反相器的該輸出端輸出反相的該第一信號； 一第一單一脈沖觸發(fā)器，與該第一反相器電性連接，用以接收并設(shè)定該第一信號的脈沖寬度；一第二反相器，具有一輸入端與一輸出端，接收該時脈信號，并對該時脈 信號進(jìn)行該反相運(yùn)算后，由該第二反相器的該輸出端輸出反相的該時脈信號；一第一或非門，與該第二反相器電性連接，具有兩輸入端與一輸出端，該 第一或非門的第一輸入端接收該第二反相器輸出的反相的該時脈信號，該第一 或非門的第二輸入端接收該數(shù)據(jù)信號，該第一或非門對該數(shù)據(jù)信號與反相的該 時脈信號進(jìn)行一或非運(yùn)算后，由該第一或非門的該輸出端輸出一第二信號；一第二單一脈沖觸發(fā)器，與該第一反相器電性連接，用以接收并設(shè)定該第 二信號的脈沖寬度。
8、 如權(quán)利要求7所述的信號編碼器，其特征在于，該第一單一脈沖觸發(fā) 器與該第二單一脈沖觸發(fā)器為一正緣觸發(fā)單一脈沖觸發(fā)器。
9、 如權(quán)利要求1所述的信號編碼器，其特征在于，該邏輯電路還包含有 一第一與非門，具有兩輸入端與一輸出端，該第一與非門的第一輸入端接收該數(shù)據(jù)信號，該第一與非門的第二輸入端接收該時脈信號，該第一與非門對 該數(shù)據(jù)信號與該時脈信號進(jìn)行一與非運(yùn)算后，由該第一與非門的該輸出端輸出 一第一信號；一第一單一脈沖觸發(fā)器，與該第一與非門電性連接，用以接收并設(shè)定該第 一f言號的脈沖寬度；一第二反相器，具有一輸入端與一輸出端，接收該時脈信號，并對該時脈 信號進(jìn)行該反相運(yùn)算后，由該第二反相器的該輸出端輸出反相的該時脈信號；一或門，與該第二反相器電性連接，具有兩輸入端與一輸出端，該或門的 第一輸入端接收該第二反相器輸出的反相的該時脈信號，該或門的第二輸入端 接收該數(shù)據(jù)信號，該或門對該數(shù)據(jù)信號與反相的該時脈信號進(jìn)行一或運(yùn)算后， 由該或門的該輸出端輸出一第二信號；一第二單一脈沖觸發(fā)器，與該第一反相器電性連接，用以接收并設(shè)定該第 二信號的脈沖寬度。
10、 如權(quán)利要求9所述的信號編碼器，其特征在于，該第一單一脈沖觸發(fā) 器與該第二單一脈沖觸發(fā)器為一負(fù)緣觸發(fā)單一脈沖觸發(fā)器。
11、 一種配合如權(quán)利要求1所述信號編碼器的信號譯碼器，以供一接收端 讀取該時脈信號與該數(shù)據(jù)信號，其特征在于，該信號譯碼器包含有一第一譯碼 輸出端與一第二譯碼輸出端，該信號譯碼器接收該信號編碼器的該第一編碼輸 出端與該第二編碼輸出端所輸出的該調(diào)變信號與該固定電位信號，該信號譯碼 器在該第一編碼輸出端為該調(diào)變信號且該第二編碼輸出端為該固定電位信號 時，從該第二譯碼輸出端輸出該邏輯一的該數(shù)據(jù)信號，從該第一譯碼輸出端輸 出該時脈信號，該信號譯碼器在該第一編碼輸出端為該固定電位信號且該第二 編碼輸出端為該調(diào)變信號時，從該第二譯碼輸出端輸出該邏輯零的該數(shù)據(jù)信 號，從該第一譯碼輸出端輸出該時脈信號。
12、 如權(quán)利要求ll所述的信號譯碼器，其特征在于，還包含有 一第二或非門，將該調(diào)變信號與該固定電位信號進(jìn)行該或非邏輯運(yùn)算； 一第二與非門，接收該第二或非門輸出的信號與一清除信號，并對該第二或非門輸出的該信號與該清除信號進(jìn)行該與非邏輯運(yùn)算；一第三反相器，接收該第二與非門輸出的信號，并對該第二與非門輸出的 該信號進(jìn)行該反相邏輯運(yùn)算；一第三單一脈沖觸發(fā)器，接收該第三反相器輸出的信號，以輸出該時脈信號；一第三與非門，接收該差分信號與該清除信號，并對該差分信號與該清除 信號進(jìn)行該與非邏輯運(yùn)算；一第四反相器，接收該第三與非門輸出的信號，并對該第三與非門輸出的 該《言號進(jìn)行該反相邏輯運(yùn)算；一第四單一脈沖觸發(fā)器，接收該第四反相器輸出的信號，以輸出該數(shù)據(jù)信號。
13、 如權(quán)利要求ll所述的信號譯碼器，其特征在于，還包含有 一互斥或門，將該差分信號進(jìn)行一互斥或邏輯運(yùn)算；一第二與非門，接收該互斥或門輸出的信號與一清除信號，并對該互斥或 門輸出的該信號與該清除信號進(jìn)行該與非邏輯運(yùn)算；一第三反相器，接收該第二與非門輸出的信號，并對該第二與非門輸出的 該《言號進(jìn)行該與非邏輯運(yùn)算；一第三單一脈沖觸發(fā)器，接收該第三反相器輸出的信號，以輸出該時脈信號； 一第三與非門，接收該差分信號與該清除信號，并對該差分信號與該清除信號進(jìn)行該與非邏輯運(yùn)算；一第四反相器，接收該第三與非門輸出的信號，并對該第三與非門輸出的 該信號進(jìn)行該反相邏輯運(yùn)算；一第四單一脈沖觸發(fā)器，接收該第四反相器輸出的信號，以輸出該數(shù)據(jù)信號
14、 如權(quán)利要求ll所述的信號譯碼器，其特征在于，該信號編碼器與該 信號譯碼器間還包含有一電位校正電路，用以接收該信號編碼器輸出的該差分 信號，并校正該差分信號的電位，使該差分信號的該電位符合該接收端的電位 后，傳送至該信號譯碼器。
15、 如權(quán)利要求14所述的信號譯碼器，其特征在于，該電位校正電路還 包含有一第一比較器，具有兩輸入端與一輸出端，該第一比較器的第一輸入端接 收該信號編碼器的該第一編碼輸出端輸出的該差分信號，該第一比較器的第二 輸入端接收該信號編碼器的該第二編碼輸出端輸出的該差分信號，并輸出一第 三差分信號；一第二比較器，具有兩輸入端與一輸出端，該第二比較器的第一輸入端接 收該信號編碼器的該第二輸出端輸出的該差分信號，該第二比較器的第二輸入 端接收該信號編碼器的該第一編碼輸出端輸出的該差分信號，并輸出一第四差 分信號。
16、 如權(quán)利要求15所述的信號譯碼器，其特征在于，該電位校正電路與 該f言號譯碼器之間還包含有一信號選擇器，該信號選擇器包含有一第一多路復(fù)用器，接收該第一比較器輸出的該第三差分信號與該時脈信 號，并根據(jù)一選擇信號選擇性輸出該第三差分信號或該時脈信號；一第五單一脈沖觸發(fā)器，接收并輸出該第三差分信號或該時脈信號； 一第五單一脈沖觸發(fā)器，接收并輸出該第四差分信號；一第三與非門，用以對該數(shù)據(jù)信號與該時脈信號進(jìn)行該與非邏輯運(yùn)算，并 輸出一信號；一第五反相器，接收該第三與非門輸出的該信號并對該信號進(jìn)行該反相邏 輯運(yùn)算；一第六單一脈沖觸發(fā)器，接收該第五反相器輸出的該信號； 一第四與非門，接收該第六單一脈沖觸發(fā)器輸出的該信號，并對該信號與該數(shù)據(jù)信號進(jìn)行該與非邏輯運(yùn)算；一第六反相器，接收該第四與非門輸出該信號，并對該信號進(jìn)行該反相邏輯運(yùn)算；一第二多路復(fù)用器，接收該第五單一脈沖觸發(fā)器輸出的該第四差分信號與 該第六反相器輸出的該信號，并根據(jù)該選擇信號選擇性輸出該第四差分信號或 該數(shù)據(jù)信號。
全文摘要
本發(fā)明涉及一種信號編碼器與信號譯碼器，用以接收一數(shù)據(jù)信號與一時脈信號，該信號編碼器包含有第一編碼輸出端與第二編碼輸出端，該信號編碼器在數(shù)據(jù)信號為邏輯一時，由第一編碼輸出端輸出一調(diào)變信號，由第二編碼輸出端輸出一固定電位信號，信號編碼器在數(shù)據(jù)信號為邏輯零時，由第一編碼輸出端輸出固定電位信號，由第二編碼輸出端輸出調(diào)變信號；前述信號譯碼器將信號編碼器輸出的調(diào)變信號與固定電位信號轉(zhuǎn)換為前述數(shù)據(jù)信號與時脈信號。
文檔編號H04L5/00GK101340422SQ20071012323
公開日2009年1月7日 申請日期2007年7月2日 優(yōu)先權(quán)日2007年7月2日
發(fā)明者洪啟章, 魏永升, 魏盟修 申請人:聚積科技股份有限公司