專利名稱：數(shù)字下變頻器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種數(shù)字下變頻器。

背景技術(shù)：
中頻數(shù)字接收機要求能夠?qū)崿F(xiàn)帶寬為100MHz到200MHz、中頻為375MHz、采樣率為500MSPS的四相移位鍵控(Quadrature Phase-ShiftKeying，即QPSK)信號的實時解調(diào)。這種情況下已經(jīng)無法使用帶通采樣定理，目前還沒有一種現(xiàn)場可編程門陣列(Field-Programmable Gate Array，即FPGA)芯片能夠工作在500MHz以上，如果采用傳統(tǒng)的數(shù)字下變頻再解調(diào)的方式，在布局布線以后工作頻率只有不到200MHz。因此必須采用并行算法將運算量分解才可能實時處理。出于成本考慮，驗證時采用Xilinx公司的低成本FPGA，在速度和規(guī)模上受到了更多的限制。
一般數(shù)字接收機都是把信號降低到比較低的中頻再進行采樣與解調(diào)，當中頻頻率比較高且信號帶寬也比較寬(或者有多載波的情況)時，要求具有較高的處理速度。比如有一個信號頻譜范圍(fL，fH)，帶寬B＝fH-fL，為了防止采樣出現(xiàn)混疊，一般有其中N為不超過的最大整數(shù)，即 現(xiàn)有的數(shù)字下變頻結(jié)構(gòu)如圖1所示，而且，由于一級數(shù)字下變頻器在有些應用環(huán)境是不夠的，因此還需要多級級連，該多級級連的數(shù)字下變頻結(jié)構(gòu)如圖2所示。由圖2可以看出，系統(tǒng)中運算速率要求最高的地方是第一級混頻和濾波部分。把第一級混頻濾波的結(jié)構(gòu)提取出來，即得到圖3，數(shù)字下變頻結(jié)構(gòu)的改進主要是針對這個部分進行的，圖3中，

表示向下抽取4倍，

表示延遲i個時鐘，表示混頻器，表示加法器，x[n]是輸入序列，y[n]是輸出序列，D是抽取比例，H[z]是濾波器的反Z變換表達式，Ω0是混頻器的數(shù)字角頻率，后面的相同符號含義相同。
如果中頻帶寬有100MHz到200MHz時(或者載波中含有多信道占用了100MHz到200MHz帶寬)，由奈奎斯特采樣定理可知，模擬-數(shù)字轉(zhuǎn)換器(Analog Digital Converter，即ADC)的采樣頻率至少要有200MHz到400MHz，低端FPGA、甚至專用集成電路(Application Specific IntergratedCircuits)實時處理這些信號都很困難。
現(xiàn)在所有數(shù)字下變頻(Digital DownConverter，即DDC)芯片也無法滿足以上要求的速度。
為了提高運算速度，有人提出了多相濾波結(jié)構(gòu)的濾波器，其可以將運算量分解，并且功能上與傳統(tǒng)濾波器等效。于是數(shù)字下變頻系統(tǒng)就變成了圖4中的結(jié)構(gòu)。圖4中，

表示向下抽取4倍，

表示延遲i個時鐘，表示混頻器，表示加法器。
假設(shè)濾波器系數(shù)為L，滿足L能被N整除(L/N＝Q)，其中L、Q均為整數(shù)，N為自然數(shù)，將濾波器分成N組。H1[z]、H2[z]...HN-1[z]由H[z]拆分出來。
拆分過程如下


設(shè)則 得到圖5所示結(jié)構(gòu)，圖5中，

表示向下抽取4倍，

表示延遲i個時鐘，表示混頻器，表示加法器。
當分組數(shù)量N等于抽取數(shù)量時候，則系統(tǒng)可等效于圖6，圖6中，

表示向下抽取4倍，

表示延遲i個時鐘，表示混頻器，表示加法器。
雖然多相濾波器可以有效降低FPGA的運算速度，但是由于沒有將混頻器納入多相結(jié)構(gòu)中(見圖6)，混頻器依然要工作在比較高的頻率下。系統(tǒng)的運算過程還是會遇到瓶頸，因此這個結(jié)構(gòu)還需要改進。
圖6系統(tǒng)中混頻器負擔太重，因此考慮使用多相混頻的方式，降低混頻器的負擔，多相濾波器的內(nèi)部同時完成抽取運算，其示意圖如圖7所示 設(shè)模擬-數(shù)字轉(zhuǎn)換器采樣后輸入到處理器的序列為x1、x2、x3、x4L xnL 圖6結(jié)構(gòu)中混頻器的乘法器生成序列為m1、m2、m3、m4L mnL 圖7結(jié)構(gòu)中混頻后的生成序列為x1m1、x2m2、x3m3、x4m4L xnmnL 因此混頻輸出序列可以表示為pi＝ximi 混頻序列可以表示為 假設(shè)多相混頻器中有N個乘法器，將輸入序列分為N組，分別相乘。輸入序列分成N組X1、X2、...XN，其中X1i＝xNi、X2i＝xNi+1、X3i＝xNi+2…XNi＝xNi+N-1對應每個乘法器生成序列組為M1、M2、 L MN其中M1i＝mNi、M2i＝mNi+1、M3i＝mNi+2 L MNi＝mNi+N-1 可見每一個混頻器的工作頻率為原先單一混頻器的1/N，整個結(jié)構(gòu)等效。
例如N＝4時，多相混頻器中有4個乘法器，將輸入序列分為4組，分別相乘，多相混頻器中乘法器的生成序列如下 第一個乘法器M1m1 m5 m9 L 第二個乘法器M2m2 m6 m10 L 第三個乘法器M3m3 m7 m11 L 第四個乘法器M4m4 m8 m12 L 與對應的原序列分別相乘后再相加 得到序列 x1m1、x2m2、x3m3、x4m4、x5m5、x6m6、m7m7、m8m8、x9m9、x10m10、x11m11、x12m12，可以看出圖6與圖7結(jié)構(gòu)的數(shù)字下變頻器的生成序列完全相同。
因此原圖3中的混頻器，等效于圖8中的結(jié)構(gòu)，圖8中，

表示向下抽取4倍，

表示延遲i個時鐘，表示混頻器，表示加法器，該圖8的結(jié)構(gòu)可以用于兩個以及兩個以上支路的并行運算，為了容易表達意思，只畫出了4個支路的情況。
因為在支路中存在Zx(x＞0)項，因此這種結(jié)構(gòu)的混頻器是不可實現(xiàn)的。為了將其變成可以實現(xiàn)的結(jié)構(gòu)，將圖8中的每一路中級聯(lián)Z-3的延遲項目。因此圖8中的結(jié)構(gòu)變形成圖9中的結(jié)構(gòu)。采用圖9中這種結(jié)構(gòu)雖然增加運算了延遲，但是輸出結(jié)果還是相同，并且它是一種可以實現(xiàn)的結(jié)構(gòu)。圖9中，

表示向下抽取4倍，

表示延遲i個時鐘，表示混頻器，表示加法器，圖9的結(jié)構(gòu)可以用于兩個以及兩個以上支路的并行運算，為了容易表達意思，只畫出了4個支路的情況。
將圖9的結(jié)構(gòu)與圖6的多相混頻器結(jié)構(gòu)級聯(lián)，得到圖10所示的級聯(lián)了多相混頻器和多相濾波器的數(shù)字下變頻器結(jié)構(gòu)，圖10中，

表示向下抽取4倍，

表示延遲i個時鐘，表示混頻器，表示加法器，

表示第i個支路的濾波器，該結(jié)構(gòu)可以用于兩個以及兩個以上支路的并行運算，為了容易表達意思，只畫出了4個支路的情況。
圖10中的結(jié)構(gòu)與原始結(jié)構(gòu)(如圖2所示)等效，并且對混頻的乘法器和多相濾波的乘法器的運算速度要求大大降低，但是這個結(jié)構(gòu)在多相混頻之后又將混頻序列的速率提升到輸入序列的速率，且每一路的運算不是相互獨立的。
對于圖3所示的數(shù)字下變頻結(jié)構(gòu)，模數(shù)轉(zhuǎn)換器采集的信號x[n]，先通過混頻器，再通過濾波器，最后才抽取。這個結(jié)構(gòu)的混頻器和濾波器都無法工作在很高的頻率下，結(jié)構(gòu)雖然簡單，但性能最差。
對于圖4所示的數(shù)字下變頻結(jié)構(gòu)，模數(shù)轉(zhuǎn)換器采集的信號x[n]，先通過混頻器，再通過多相濾波器(在多相濾波器中先實現(xiàn)抽取，后完成濾波)，很明顯這個結(jié)構(gòu)的速度瓶頸在于混頻器。
對于圖10所示的數(shù)字下變頻結(jié)構(gòu)，模數(shù)轉(zhuǎn)換器采集的信號x[n]，先通過多相混頻器，再通過多相濾波器(在多相濾波器中先實現(xiàn)抽取，后完成濾波)，這個結(jié)構(gòu)在多相混頻之后又將混頻序列的速率提升到輸入序列的速率。因此在多相混頻器和多相濾波器的連接部分依然會出現(xiàn)速度瓶頸。


發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是，克服現(xiàn)有技術(shù)的不足，提供一種處理簡單且運算速度快的數(shù)字下變頻器。
本發(fā)明解決其技術(shù)問題所采用的技術(shù)方案是一種數(shù)字下變頻器，包括用于接收輸入信號的信號輸入端及用于輸出信號的信號輸出端，所述信號輸入端和信號輸出端之間具有N個獨立的運算支路，每個運算支路均包括順次連接的一個抽取因子為N的抽取器、一個根據(jù)N相數(shù)字混頻器構(gòu)建的多相分支混頻器及一個根據(jù)N相數(shù)字濾波器的H(z)表達式構(gòu)建的多相分支濾波器，各運算支路的抽取器的輸入端與所述信號輸入端耦合，各運算支路的分支濾波器的輸出通過加法器相加后輸出到所述信號輸出端，第i運算支路相對于輸入信號具有i-1個時鐘周期延時，所述N、i均為自然數(shù)，1≤i≤N。
所述的第1運算支路的抽取器的輸入端直接連接所述信號輸入端，第i運算支路的抽取器的輸入端和所述信號輸入端之間連接有延時為i-1個時鐘周期的延時器，1＜i≤N。
所述的第i-1運算支路的抽取器的輸入端和第i運算支路的抽取器的輸入端跨接有延時為1個時鐘周期的延時器，1＜i≤N。
所述的N個分支濾波器的輸出端通過一個加法器與所述信號輸出端連接。
所述的第i-1運算支路的分支濾波器的輸出端和第i運算支路的分支濾波器的輸出端跨接有一個加法器，且跨接第N-1個運算支路的分支濾波器的輸出端和第N個運算支路的分支濾波器的加法器與所述信號輸出端連接，1＜i≤N。
一種數(shù)字下變頻器，一種數(shù)字下變頻器，其特征在于包括用于接收輸入信號的信號輸入端、用于輸出信號的信號輸出端，所述信號輸入端和信號輸出端之間具有N個獨立的運算支路，每個運算支路均包括順次連接的一個模擬-數(shù)字轉(zhuǎn)換器、一個根據(jù)N相數(shù)字混頻器構(gòu)建的多相分支混頻器及一個根據(jù)N相數(shù)字濾波器的H(z)表達式構(gòu)建的多相分支濾波器，所述N個獨立運算支路的模擬-數(shù)字轉(zhuǎn)換器具有相同的時鐘頻率，各運算支路的模擬-數(shù)字轉(zhuǎn)換器的輸入端與該信號輸入端耦合，各運算支路的分支濾波器的輸出通過加法器相加后輸出到所述信號輸出端，第i運算支路相對于輸入信號具有i-1個時鐘周期延時，所述N、i均為自然數(shù)，1≤i≤N。
所述N個獨立運算支路的模擬-數(shù)字轉(zhuǎn)換器均由同一個時鐘控制器控制。
本發(fā)明的有益效果是，每一個運算支路的運算速度均降為原來的1/N，并且由于每個運算支路完全獨立，不存在運算速率提升的模塊，因此降低了系統(tǒng)的處理難度。



圖1是傳統(tǒng)數(shù)字下變頻器的結(jié)構(gòu)圖； 圖2是多級級連的數(shù)字下變頻結(jié)構(gòu)圖； 圖3是傳統(tǒng)數(shù)字下變頻結(jié)構(gòu)的等效算法模型； 圖4是將濾波器改成多相濾波器后的數(shù)字下變頻結(jié)構(gòu)圖； 圖5是基于圖4的第1種變形的結(jié)構(gòu)圖； 圖6是基于圖4的第2種變形的結(jié)構(gòu)圖； 圖7是直接將多相混頻器與多相濾波器級聯(lián)的結(jié)構(gòu)圖； 圖8是與圖3等效的多相混頻器結(jié)構(gòu)圖； 圖9是基于圖8的等效改進的多相混頻器結(jié)構(gòu)圖； 圖10是級聯(lián)了多相混頻器和多相濾波器的數(shù)字下變頻器的結(jié)構(gòu)圖； 圖11是本實施方式數(shù)字下變頻器的結(jié)構(gòu)圖(僅表示4個運算支路)； 圖12是一體化多相混頻多相濾波結(jié)構(gòu)的數(shù)字下變頻器結(jié)構(gòu)圖； 圖13是本實施方式數(shù)字下變頻器的通用結(jié)構(gòu)圖； 圖14是本實施方式的數(shù)字下變頻器與圖3所示的數(shù)字下變頻器的仿真結(jié)果； 圖15是采用了多路模擬-數(shù)字轉(zhuǎn)換器的新型數(shù)字下變頻器的結(jié)構(gòu)圖。

具體實施例方式 當濾波器分組數(shù)量等于多相混頻器分組數(shù)N時，N為自然數(shù)，由圖10可知，多相混頻器的每一支路中 ej[n]為d[l-j]抽取N倍后的值，此時有l(wèi)＝Nn-j ej[n]＝cj[Nn-j-(N-j)] ＝cj[(n-1)N]＝bj[n-1](7) 例如當N＝4時，由前面的推導公式和圖10可以得出，混頻后的序列為x1m1、x2m2、x3m3、x4m4、x5m5、x6m6、m7m7、m8m8、x9m9、x10m10、x11m11、x12m12 L 其中x1m1、x5m5、x9m9L進入多相濾波器的第1支路，這個序列正好是多相混頻器的第1支路產(chǎn)生的。
其中x2m2、x6m6、x10m10L進入多相濾波器的第2支路，這個序列正好是多相混頻器的第2支路產(chǎn)生的。
其中x3m3、m7m7、x11m11L進入多相濾波器的第3支路，這個序列正好是多相混頻器的第3支路產(chǎn)生的。
其中x4m4、m8m8、x12m12L進入多相濾波器的第4支路，這個序列正好是多相混頻器的第4支路產(chǎn)生的。因此這個結(jié)構(gòu)又可以變成圖11所示的結(jié)構(gòu)，圖11中，

表示向下抽取4倍，

表示延遲i個時鐘，表示混頻器，表示加法器，

表示第i個支路的濾波器，圖11所示的結(jié)構(gòu)可以用于兩個以及兩個以上支路的并行運算。圖11所示結(jié)構(gòu)對應的N支路的通用結(jié)構(gòu)如圖13所示，圖13中，

表示向下抽取N倍，

表示延遲1個時鐘，表示混頻器，表示加法器，

表示第i個支路的濾波器。
圖12是一體化多相混頻多相濾波結(jié)構(gòu)的數(shù)字下變頻器結(jié)構(gòu)圖，其工作流程為數(shù)字信號x[n]輸入該結(jié)構(gòu)的數(shù)字下變頻器，首先通過延遲器使得進入N個并行、獨立的運算支路的數(shù)據(jù)有不同的延遲。每個運算支路的運算過程非常相似數(shù)據(jù)首先通過抽取器使數(shù)據(jù)的速率降低到原來的1/N。完成抽取操作后的數(shù)據(jù)通過多相混頻器完成混頻運算；接著通過多相濾波器實現(xiàn)濾波。最后將N個運算支路的濾波結(jié)果累加，數(shù)字下變頻器輸出累加后的值，其中的N為數(shù)自然數(shù)。
圖13是本實施方式數(shù)字下變頻器的通用結(jié)構(gòu)圖，所示結(jié)構(gòu)的信號流程為模擬-數(shù)字轉(zhuǎn)換器采集的信號x[n]輸入到N個獨立的運算支路，不同的支路具有不同的信號延遲，比如第一個支路(最上面的運算支路)延遲為0個時鐘周期，也就是說信號進入該支路后就直接運算；而第N個支路(最下面的運算支路)延遲為N-1個時鐘周期，也就是說信號進入該支路后等待N-1個周期后才進行后面的運算。延遲以后的信號進入抽取器，將數(shù)據(jù)速率降低到原來的1/N。抽取以后的信號，進入混頻器。每個支路的混頻系數(shù)是現(xiàn)有的混頻器混頻系數(shù)拆分出來的(拆分過程見公式4)?；祛l以后的數(shù)據(jù)通過各自的濾波器。每個支路的濾波器系數(shù)是從現(xiàn)有的濾波器系數(shù)拆分出來的(拆分過程見公式1和公式2)。最后將濾波器的濾波輸出通過加法器相加得到輸出結(jié)果y[n]?？梢钥闯?，該結(jié)構(gòu)中每一個支路的運算速率均降為原來的1/N，并且由于每個運算支路完全獨立，不存在運算速率提升的模塊，因此降低了系統(tǒng)的處理難度，提高了運算速度。
為了進一步證明圖3結(jié)構(gòu)與圖11結(jié)構(gòu)的等效性，分別將兩種結(jié)構(gòu)的數(shù)字下變頻器代入QPSK解調(diào)模塊進行系統(tǒng)仿真，并將仿真輸出在scope1示波器中，仿真結(jié)果如圖14所示，圖14中，標有Digital Down-Convertor的模塊(正上方)是現(xiàn)有的數(shù)字下變頻模塊，標有polyphase and polymixfreq3(最下方)的模塊本實施方式的一體化多相混頻多相濾波的數(shù)字下變頻模塊，由圖14可知，它們的輸出結(jié)果幾乎重合，只有微小的延遲差距，這是由圖8結(jié)構(gòu)到圖9結(jié)構(gòu)轉(zhuǎn)換的時候帶來的，但是并不影響計算結(jié)果。
圖13中，由于每個獨立的運算支路的數(shù)據(jù)有一個時鐘的偏差。因此可以利用這個偏差，使用多路AD采樣，來實現(xiàn)更高速度的數(shù)字下變頻，如圖15所示。圖15中，采用了N路AD轉(zhuǎn)換器，各路AD轉(zhuǎn)換器均由同一個時鐘控制器控制而時鐘頻率相同，且相位相差1/N個時鐘。這樣就可以實現(xiàn)N倍單個AD采樣速率的數(shù)字下變頻器。
圖11、13、15中，模擬-數(shù)字轉(zhuǎn)換器采集的信號x[n]，通過延遲器將數(shù)據(jù)分配到多個運算支路中，在每個支路中先完成抽取操作，接著進行混運算，再進行濾波，最后將濾波的結(jié)果相加。可以看出這個結(jié)構(gòu)中每一個支路的運算速率均降為原來的1/N，并且由于每個運算支路完全獨立，不存在運算速率提升的模塊，因此降低了系統(tǒng)的處理難度，提高了運算速度。
本發(fā)明中，數(shù)字下變頻器包括用于接收輸入信號的信號輸入端及用于輸出信號的信號輸出端，所述信號輸入端和信號輸出端之間具有N個獨立的運算支路，每個運算支路均包括順次連接的一個抽取因子為N的抽取器、一個根據(jù)N相數(shù)字混頻器構(gòu)建的多相分支混頻器及一個根據(jù)N相數(shù)字濾波器的H(z)表達式構(gòu)建的多相分支濾波器，各運算支路的抽取器的輸入端與所述信號輸入端耦合，各運算支路的分支濾波器的輸出通過加法器相加后輸出到所述信號輸出端，第i運算支路相對于輸入信號具有i-1個時鐘周期延時，所述N、i均為自然數(shù)，1≤i≤N。
各個運算支路實現(xiàn)延時的方式有如下兩種 1)第1運算支路的抽取器的輸入端直接連接所述信號輸入端，第i運算支路的抽取器的輸入端和所述信號輸入端之間連接有延時為i-1個時鐘周期的延時器，1＜i≤N； 2)第i-1運算支路的抽取器的輸入端和第i運算支路的抽取器的輸入端跨接有延時為1個時鐘周期的延時器，1＜i≤N，如圖11及圖13所示。
各個運算支路與加法器的連接方式有如下兩種 1)每個分支濾波器的輸出端均通過一個加法器與信號輸出端連接； 2)第i-1運算支路的分支濾波器的輸出端和第i運算支路的分支濾波器的輸出端跨接有一個加法器，跨接第N-1個運算支路的分支濾波器的輸出端和第N個運算支路的分支濾波器的加法器與所述信號輸出端連接，1＜i≤N。
本發(fā)明數(shù)字下變頻器具有如下優(yōu)點 1)可以使用多個相對低速的模擬-數(shù)字轉(zhuǎn)換器(ADC)，合成一個高速ADC，并同時完成數(shù)字下變頻； 2)與傳統(tǒng)數(shù)字下變頻完全等效，并且徹底分解了運算量，成倍的提高了系統(tǒng)處理速度； 3)代價小，只增加了很少的乘法器用于多相混頻，從圖13結(jié)構(gòu)與圖3結(jié)構(gòu)的比較中可以看到只增加了N-1個混頻器。而濾波器是由現(xiàn)有濾波器拆分出來的，濾波器的階數(shù)并沒有增加，因此沒有增加濾波的硬件開銷。
以上內(nèi)容是結(jié)合具體的優(yōu)選實施方式對本發(fā)明所作的進一步詳細說明，不能認定本發(fā)明的具體實施只局限于這些說明。對于本發(fā)明所屬技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明構(gòu)思的前提下，還可以做出若干簡單推演或替換，都應當視為屬于本發(fā)明的保護范圍。
權(quán)利要求
1.一種數(shù)字下變頻器，其特征在于包括用于接收輸入信號的信號輸入端及用于輸出信號的信號輸出端，所述信號輸入端和信號輸出端之間具有N個獨立的運算支路，每個運算支路均包括順次連接的一個抽取因子為N的抽取器、一個根據(jù)N相數(shù)字混頻器構(gòu)建的多相分支混頻器及一個根據(jù)N相數(shù)字濾波器的H(z)表達式構(gòu)建的多相分支濾波器，各運算支路的抽取器的輸入端與所述信號輸入端耦合，各運算支路的分支濾波器的輸出通過加法器相加后輸出到該信號輸出端，第i運算支路相對于輸入信號具有i-1個時鐘周期延時，所述N、i均為自然數(shù)，1≤i≤N。
2.根據(jù)權(quán)利要求1所述的數(shù)字下變頻器，其特征在于所述的第1運算支路的抽取器的輸入端直接連接所述信號輸入端，第i運算支路的抽取器的輸入端和所述信號輸入端之間連接有延時為i-1個時鐘周期的延時器，1＜i≤N。
3.根據(jù)權(quán)利要求1所述的數(shù)字下變頻器，其特征在于所述的第i-1運算支路的抽取器的輸入端和第i運算支路的抽取器的輸入端跨接有延時為1個時鐘周期的延時器，1＜i≤N。
4.根據(jù)權(quán)利要求1-3中任意一項所述的數(shù)字下變頻器，其特征在于所述的N個分支濾波器的輸出端通過一個加法器與所述信號輸出端連接。
5.根據(jù)權(quán)利要求1-3中任意一項所述的數(shù)字下變頻器，其特征在于所述的第i-1運算支路的分支濾波器的輸出端和第i運算支路的分支濾波器的輸出端跨接有一個加法器，且跨接第N-1個運算支路的分支濾波器的輸出端和第N個運算支路的分支濾波器的加法器與所述信號輸出端連接，1＜i≤N。
6.一種數(shù)字下變頻器，其特征在于包括用于接收輸入信號的信號輸入端及用于輸出信號的信號輸出端，所述信號輸入端和信號輸出端之間具有N個獨立的運算支路，每個運算支路均包括順次連接的一個模擬-數(shù)字轉(zhuǎn)換器、一個根據(jù)N相數(shù)字混頻器構(gòu)建的多相分支混頻器及一個根據(jù)N相數(shù)字濾波器的H(z)表達式構(gòu)建的多相分支濾波器，所述N個獨立運算支路的模擬-數(shù)字轉(zhuǎn)換器具有相同的時鐘頻率，各運算支路的模擬-數(shù)字轉(zhuǎn)換器的輸入端與該信號輸入端耦合，各運算支路的分支濾波器的輸出通過加法器相加后輸出到該信號輸出端，第i運算支路相對于輸入信號具有i-1個時鐘周期延時，所述N、i均為自然數(shù)，1≤i≤N。
7.根據(jù)權(quán)利要求6所述的數(shù)字下變頻器，其特征在于所述的N個獨立運算支路的模擬-數(shù)字轉(zhuǎn)換器均由同一個時鐘控制器控制。
全文摘要
本發(fā)明公開了一種數(shù)字下變頻器，包括用于接收輸入信號的信號輸入端及用于輸出信號的信號輸出端，所述信號輸入端和信號輸出端之間具有N個獨立的運算支路，每個運算支路均包括順次連接的一個抽取因子為N的抽取器、一個根據(jù)N相數(shù)字混頻器構(gòu)建的多相分支混頻器及一個根據(jù)N相數(shù)字濾波器的H(z)表達式構(gòu)建的多相分支濾波器，各運算支路的抽取器的輸入端與所述信號輸入端耦合，各運算支路的分支濾波器的輸出通過加法器相加后輸出到該信號輸出端，第i運算支路相對于輸入信號具有i-1個時鐘周期延時，所述N、i均為自然數(shù)，1≤i≤N。每一個運算支路的運算速度均降為原來的1/N，并且由于每個運算支路完全獨立，不存在運算速率提升的模塊，因此降低了系統(tǒng)的處理難度。
文檔編號H04L27/22GK101197801SQ20071012537
公開日2008年6月11日 申請日期2007年12月25日 優(yōu)先權(quán)日2007年12月25日
發(fā)明者洪 彭 申請人:炬才微電子(深圳)有限公司