專利名稱：一種基站側(cè)無線基帶芯片測(cè)試裝置及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及無線通信領(lǐng)域中數(shù)字集成電路設(shè)計(jì)及測(cè)試技術(shù)，尤其涉及通 訊設(shè)備中基站側(cè)無線基帶芯片可靠性測(cè)試裝置及方法。
背景技術(shù)：
在基站側(cè)無線基帶芯片的研發(fā)過程中，需要把無線基帶芯片放在實(shí)際應(yīng) 用系統(tǒng)中進(jìn)行可靠性測(cè)試。如圖1給出了傳統(tǒng)基站側(cè)設(shè)備可靠性測(cè)試系統(tǒng)的
示意圖。整個(gè)測(cè)試系統(tǒng)包括無線終端101、無線終端102、射頻設(shè)備103、 可靠性測(cè)試環(huán)境104、無線基帶設(shè)備105、基站控制器106、核心網(wǎng)107，待 測(cè)試的無線基帶芯片放置于無線基帶設(shè)備105中，而無線基帶設(shè)備105本身 又放置于可靠性測(cè)試環(huán)境104中。
在傳統(tǒng)基站側(cè)設(shè)備可靠性測(cè)試中，一4殳是先施加試驗(yàn)條件(比正常情況 下更苛刻的條件)，然后開始CS域(比如"打電話，，)或PS域(比如"FTP 下載")或CS域+PS域混合等業(yè)務(wù)的測(cè)試，最后根據(jù)具體試驗(yàn)的現(xiàn)象，按 照國際或國家或行業(yè)或企業(yè)等標(biāo)準(zhǔn)得出測(cè)試結(jié)論。比如中華人民共和國國 家標(biāo)準(zhǔn)GB/T 17618、 GB/T 17626.1等標(biāo)準(zhǔn)^L定若有關(guān)專業(yè)標(biāo)準(zhǔn)化技術(shù)委 員會(huì)或產(chǎn)品技術(shù)規(guī)范沒有給出不同的技術(shù)要求，試驗(yàn)結(jié)果應(yīng)該按受試設(shè)備的 運(yùn)行條件和功能規(guī)范進(jìn)行如下分類。
a) 在技術(shù)要求限值內(nèi)性能正常；
b) 功能或性能暫時(shí)降低或喪失，但能自行恢復(fù)；
c) 功能或性能暫時(shí)降低或喪失，但需操作者干預(yù)或系統(tǒng)復(fù)位；
d) 因設(shè)備(元件)或軟件損壞，或數(shù)據(jù)丟失而造成不能自行恢復(fù)至正 常狀態(tài)的功能降低或喪失。
在具體的可靠性測(cè)試過程中，若待測(cè)試無線基帶芯片發(fā)生(與可靠性條件有關(guān)的)錯(cuò)誤，但由于整機(jī)系統(tǒng)在具體通信中有一定的容錯(cuò)能力，無線基
帶設(shè)備105功能和性能也可能正常；若待測(cè)試無線基帶芯片沒有發(fā)生任何錯(cuò) 誤，但是無線基帶設(shè)備105上的其它硬件或軟件發(fā)生錯(cuò)誤，也可能造成無線 基帶設(shè)備105故障。因此很難根據(jù)整個(gè)無線基帶設(shè)備105的測(cè)試結(jié)果來判定 待測(cè)試無線基帶芯片是否正常工作。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種基站側(cè)無線基帶芯片測(cè)試裝置 及方法，可以解決采用傳統(tǒng)測(cè)試方法難以根據(jù)整機(jī)測(cè)試結(jié)果判定待測(cè)芯片工 作正常與否的問題。
為了解決上述技術(shù)問題，本發(fā)明提供了 一種基站側(cè)無線基帶芯片的測(cè)試 裝置，包括相互連接的待測(cè)芯片以及控制器單元；其中
待測(cè)芯片，用于作為上行可靠性測(cè)試的被測(cè)對(duì)象；
控制器單元，用于控制待測(cè)芯片的上^f亍天線數(shù)據(jù)流的產(chǎn)生時(shí)間點(diǎn)，并在 正確的時(shí)間窗內(nèi)為待測(cè)芯片配置上行工作參數(shù)及產(chǎn)生上行天線數(shù)據(jù)流，通過 查詢待測(cè)芯片的狀態(tài)，以及讀出待測(cè)芯片輸出的上行處理結(jié)果，并將上行處 理結(jié)果與上行參考結(jié)果進(jìn)行比較，來判斷待測(cè)芯片上行處理結(jié)果的正確性。
進(jìn)一步地，
待測(cè)芯片，用于作為下行可靠性測(cè)試的被測(cè)對(duì)象；
控制器單元，用于控制待測(cè)芯片的下^f亍天線數(shù)據(jù)流的采集時(shí)間點(diǎn)，在正 確的時(shí)間窗內(nèi)為待測(cè)芯片配置下行工作參數(shù)及采集待測(cè)芯片的下行天線數(shù) 據(jù)流，并將采集的下行天線數(shù)據(jù)流與下行參考結(jié)果進(jìn)行比較，以及查詢待測(cè) 芯片的下行工作狀態(tài)，來判斷待測(cè)芯片下行處理結(jié)果的正確性。
進(jìn)一步地，控制器單元包括主控單元和仆控單元，其中
仆控單元，分別與待測(cè)芯片以及主控單元連接，用于在主控單元的控制 下，將接收的來自主控單元的數(shù)據(jù)保存，并在指定的時(shí)間點(diǎn)向待測(cè)芯片輸出 上行天線數(shù)據(jù)流；或者，在指定時(shí)間點(diǎn)從待測(cè)芯片采集下行天線數(shù)據(jù)流，以 判斷下行處理結(jié)果的正確性，并將下行處理的判斷結(jié)果保存；主控單元，用于分別對(duì)仆控單元和待測(cè)芯片進(jìn)行參數(shù)配置和狀態(tài)查詢， 向仆控單元寫入數(shù)字基帶天線的上行天線數(shù)據(jù)，作為上行測(cè)試激勵(lì)用，并從
仆控單元讀出上行天線數(shù)據(jù)；以及判斷待測(cè)芯片上行輸出的正確性；或者， 向仆控單元寫入數(shù)字基帶天線的下行天線數(shù)據(jù)，作為下行參考結(jié)果用，并從 4卜控單元讀出下行處理的判斷結(jié)果。
進(jìn)一步地，仆控單元為現(xiàn)場可編程邏輯陣列FPGA,主控單元為處理器； 其中，處理器是物理上的一個(gè)處理器，或是多個(gè)處理器，多個(gè)處理器為同類 型或不同類型的。
進(jìn)一步地，F(xiàn)PGA內(nèi)含有存儲(chǔ)單元訪問控制器，F(xiàn)PGA下掛有存儲(chǔ)單元， 用于在存儲(chǔ)單元訪問控制器的控制下作為FPGA的數(shù)據(jù)存儲(chǔ)空間；處理器下 掛有存儲(chǔ)單元，用于作為處理器的數(shù)據(jù)存儲(chǔ)空間。
進(jìn)一步地，待測(cè)芯片在具體物理實(shí)現(xiàn)上是一個(gè)芯片或是多個(gè)芯片；或者， 待測(cè)芯片是在同一個(gè)硬件單板上，或是在不同的硬件單板上；待測(cè)芯片包含 上行功能和下行功能其中的一種或兩種。
為了解決上述技術(shù)問題，本發(fā)明提供了 一種基站側(cè)無線基帶芯片的測(cè)試 方法，涉及測(cè)試裝置中的待測(cè)芯片以及控制器單元；該方法步驟為
(a) 編寫測(cè)試用例，準(zhǔn)備所述待測(cè)芯片的工作參數(shù)、上行或下行數(shù)據(jù)、 參考結(jié)果以及預(yù)期狀態(tài)；
(b) 啟動(dòng)測(cè)試開始工作；
(c )控制器單元配置待測(cè)芯片，在正確的時(shí)間窗內(nèi)為待測(cè)芯片產(chǎn)生上 行天線數(shù)據(jù)流，待測(cè)芯片根據(jù)配置參數(shù)和輸入的數(shù)據(jù)流輸出上行處理結(jié)果；
(d)控制器單元查詢待測(cè)芯片的上行工作狀態(tài)，并將上行處理結(jié)果與 上行參考結(jié)果進(jìn)行比較，以判定待測(cè)芯片上行處理結(jié)果的正確性。
進(jìn)一步地，步驟(c)或者控制器單元配置待測(cè)芯片，待測(cè)芯片根據(jù)配 置參數(shù)和輸入的業(yè)務(wù)數(shù)據(jù)流輸出下行天線數(shù)據(jù)流，控制器單元在正確的時(shí)間 窗內(nèi)采集待測(cè)芯片的所述下行天線數(shù)據(jù)流；步驟(d)控制器單元將下行天 線數(shù)據(jù)流與下行參考結(jié)果進(jìn)行比較，并查詢待測(cè)芯片的下行工作狀態(tài)，以判定待測(cè)芯片下行處理結(jié)果的正確性。
進(jìn)一步地，控制器單元包括主控單元和仆控單元，在步驟(C)前還包
括步驟
主控單元訪問仆控單元的工作狀態(tài)，并為仆控單元配置工作參數(shù)；
主控單元將上行天線數(shù)據(jù)流或下行參考結(jié)果寫入仆控單元，并將上行天 線數(shù)據(jù)流的產(chǎn)生時(shí)間點(diǎn)或下行天線數(shù)據(jù)流的采集時(shí)間點(diǎn)告知仆控單元；
步驟(c)仆控單元按產(chǎn)生時(shí)間點(diǎn)產(chǎn)生上行天線數(shù)據(jù)流，或者，仆控單 元按采集時(shí)間點(diǎn)采集下行天線數(shù)據(jù)流；
步驟(d)主控單元判定待測(cè)芯片上行處理結(jié)果的正確性；或者，仆控 單元判定待測(cè)芯片下行處理結(jié)果的正確性，并保存判定結(jié)果；待主控單元訪 問獲取。
進(jìn)一步地，上行處理結(jié)果與上行參考結(jié)果的比較，或者下行天線數(shù)據(jù)流 與下行參考結(jié)果的比較，均為比特級(jí)比較。
本發(fā)明提出的測(cè)試裝置及方法，通過控制上行數(shù)字基帶IQ數(shù)據(jù)流的產(chǎn) 生時(shí)間點(diǎn)、下行數(shù)字基帶IQ數(shù)據(jù)流的采集時(shí)間點(diǎn)及在正確的時(shí)間窗內(nèi)配置 待測(cè)無線基帶芯片所需的工作參數(shù)，可判斷待測(cè)芯片是否在正確的時(shí)間點(diǎn)上 輸出正確的結(jié)果，并在具體可靠性測(cè)試過程中，可精確地判定待測(cè)芯片工作 正常與否；同時(shí)，本發(fā)明還可用于通常室內(nèi)環(huán)境情況下樣片功能和性能測(cè)試， 可彌補(bǔ)無線專用測(cè)試儀器無法完成指定時(shí)間點(diǎn)比特級(jí)校準(zhǔn)功能的缺陷，且可 緩解多套測(cè)試環(huán)境對(duì)大量測(cè)試儀器的需求，有助于節(jié)省研發(fā)成本；再有，本 發(fā)明還可用于無線基帶芯片(不局限于基站側(cè))研發(fā)過程中的FPGA原型驗(yàn) 證，也適用于直接采用FPGA實(shí)現(xiàn)的無線基帶功能的測(cè)試方案。


圖1為傳統(tǒng)基站側(cè)設(shè)備可靠性測(cè)試系統(tǒng)的示意圖； 圖2為本發(fā)明的基站側(cè)無線基帶芯片可靠性測(cè)試裝置結(jié)構(gòu)示意圖； 圖3為本發(fā)明的基站側(cè)無線基帶芯片可靠性測(cè)試方法流程圖； 圖4a為本發(fā)明方法對(duì)待測(cè)芯片進(jìn)行上行通路測(cè)試的工作流程圖；圖5為本發(fā)明對(duì)WCDMANodeB基帶芯片進(jìn)行可靠性測(cè)試的裝置實(shí)施 例結(jié)構(gòu)示意圖。
具體實(shí)施例方式
以下結(jié)合附圖和具體實(shí)施例詳細(xì)解釋本發(fā)明的技術(shù)方案。
圖2給出了本發(fā)明的基站側(cè)無線基帶芯片可靠性測(cè)試裝置一實(shí)施例的 結(jié)構(gòu)示意圖，該裝置包括時(shí)鐘信號(hào)發(fā)生器201、現(xiàn)場可編程邏輯陣列FPGA 202及其下掛的存儲(chǔ)單元203、待測(cè)試無線基帶芯片204、處理器205及其 下掛的存儲(chǔ)單元206;其中
時(shí)鐘信號(hào)發(fā)生器201,分別與FPGA 202、待測(cè)試無線基帶芯片204以 及處理器205連接，用于給它們提供正確的時(shí)鐘、復(fù)位信號(hào)以及定時(shí)信號(hào)， 使得各功能單元有正確的輸入時(shí)鐘、能夠被可靠地復(fù)位并進(jìn)行定時(shí)上的同 步，以便很好地協(xié)同工作。
FPGA202,分別與存儲(chǔ)單元203、待測(cè)試無線基帶芯片204以及處理器 205連接，用于在處理器205的控制下，接收處理器205寫入的上行數(shù)字基 帶天線數(shù)據(jù)或下行數(shù)字基帶天線數(shù)據(jù)，并將其保存；向待測(cè)芯片2(M輸出符 合要求的上行天線數(shù)據(jù)流，并將待測(cè)芯片輸出的狀態(tài)信息保存；或從待測(cè)芯 片204采集其輸出的下行天線數(shù)據(jù)流，并將待測(cè)芯片204輸出的處理結(jié)果與 參考結(jié)果進(jìn)行比特級(jí)比較，以判斷待測(cè)芯片204輸出結(jié)果的正確性，并將判 斷結(jié)果保存。
FPGA 202與待測(cè)芯片204采用IQ數(shù)據(jù)流接口實(shí)現(xiàn)連接，可便于支持不 同接口類型要求的待測(cè)芯片204。
存儲(chǔ)單元203,用于存儲(chǔ)處理器205寫入FPGA 202的上行、下行天線 數(shù)據(jù)、待測(cè)芯片204輸出的狀態(tài)信息以及FPGA202對(duì)待測(cè)芯片2(M輸出的 下行處理的判斷結(jié)果。
待測(cè)無線基帶芯片204，與處理器205連接，用于作為無線基帶處理功 能的被測(cè)對(duì)象。待測(cè)芯片204與其它功能模塊的連接可以是在同一個(gè)硬件單板上，也可 以不在同一個(gè)硬件單板上；待測(cè)芯片204可以同時(shí)包含上4亍功能和下行功 能，也可以只包含上行功能或下行功能，在具體物理實(shí)現(xiàn)上可以是一個(gè)芯片 或多個(gè)芯片。
處理器205,與存儲(chǔ)單元206連接，用于實(shí)現(xiàn)對(duì)FPGA 202的參數(shù)配置 和狀態(tài)查詢，向FPGA202寫入上行數(shù)字基帶天線數(shù)據(jù)或下行數(shù)字基帶天線 數(shù)據(jù)，分別作為上行測(cè)試激勵(lì)用和下行參考結(jié)果用；從FPGA202讀出上行 數(shù)字基帶天線數(shù)據(jù)以及FPGA 202對(duì)待測(cè)芯片204輸出的上行處理的判斷結(jié) 果；實(shí)現(xiàn)對(duì)待測(cè)芯片204的參數(shù)配置和狀態(tài)查詢，向待測(cè)芯片204寫入其需 要的下行業(yè)務(wù)數(shù)據(jù)，讀出待測(cè)芯片204輸出的下行處理結(jié)果，并將其與參考 結(jié)果進(jìn)行比特級(jí)比較，判斷待測(cè)芯片204下行輸出的正確性。
處理器205不一定是物理上的一個(gè)處理器，可以是(能與待測(cè)芯片204 接口適配的)多個(gè)同類型或不同類型的處理器。
處理器下掛的存儲(chǔ)單元206，用于作為處理器205的數(shù)據(jù)存儲(chǔ)空間，存 儲(chǔ)要寫入FPGA 202、待測(cè)芯片204的數(shù)據(jù)、從FPGA 202、待測(cè)芯片204 讀出的數(shù)據(jù)。
通過以上測(cè)試裝置的描述可以看出，實(shí)際上處理器205與FPGA202組 成了控制器單元，用于控制待測(cè)芯片的上行天線數(shù)據(jù)流的產(chǎn)生時(shí)間點(diǎn)及下行 天線數(shù)據(jù)流的采集時(shí)間點(diǎn)，并在正確的時(shí)間窗內(nèi)為待測(cè)芯片配置上行工作參 數(shù)及產(chǎn)生所述上行天線數(shù)據(jù)流，或從待測(cè)芯片采集下行天線數(shù)據(jù)流，并分別 根據(jù)待測(cè)芯片的上行處理結(jié)果及采集的下行數(shù)據(jù)流，來判斷所述待測(cè)芯片 上、下行處理結(jié)果的正確性。其中，F(xiàn)PGA202作為控制器單元的仆控單元， 處理器205則作為控制器單元的主控單元。仆控單元釆用FPGA202實(shí)現(xiàn)主 要是考慮接口的靈活性，便于與各種功能的待測(cè)芯片對(duì)接，如果接口匹配當(dāng) 然也可以采用微控制器、微處理器芯片或?qū)Ｓ每刂破餍酒瑢?shí)現(xiàn)。
對(duì)于無線基帶芯片204進(jìn)行可靠性測(cè)試的工作流程分上行通路流程和 下行通路流程，以下將分別對(duì)其進(jìn)行詳細(xì)介紹。如圖3所示，對(duì)待測(cè)無線基帶芯片204進(jìn)行可靠性測(cè)試的流程包括以下 步驟
步驟301，編寫測(cè)試用例，準(zhǔn)備待測(cè)無線基帶芯片204的工作參數(shù)、上 行或下行業(yè)務(wù)數(shù)據(jù)、待測(cè)芯片204輸出的參考結(jié)杲及預(yù)期狀態(tài)等；
步驟302,啟動(dòng)測(cè)試開始工作；
啟動(dòng)包括時(shí)鐘信號(hào)發(fā)生器提供正確的時(shí)鐘、復(fù)位信號(hào)、定時(shí)信號(hào)給控 制器單元和待測(cè)芯片，以及施加可靠性試驗(yàn)條件，開始上行或下行可靠性測(cè) 試；
步驟303，控制器單元正確配置待測(cè)芯片；
步驟304,控制器單元在正確的時(shí)間窗內(nèi)為待測(cè)芯片產(chǎn)生上行天線數(shù)據(jù) 流，待測(cè)芯片根據(jù)配置和輸入的上行數(shù)據(jù)流輸出處理結(jié)果；或者，待測(cè)芯片 根據(jù)配置和輸入的業(yè)務(wù)數(shù)據(jù)流輸出處理結(jié)果，控制器單元在正確的時(shí)間窗內(nèi) 采集下行天線數(shù)據(jù)流；
也就是說，步驟304中上行、下行兩項(xiàng)既可以分別在測(cè)試上行或下行流 程中分開進(jìn)行，請(qǐng)參見后面圖4a和圖4b;也可以統(tǒng)一在同一個(gè)流程中進(jìn)行。
步驟305,讀取待測(cè)芯片的工作狀態(tài)；
步驟306,判定待測(cè)芯片輸出結(jié)果的正確性。
圖4a給出了待測(cè)無線基帶芯片204的上行可靠性測(cè)試實(shí)施例的流程， 包括以下步驟
步驟401，根據(jù)可靠性測(cè)試需求編寫恰當(dāng)?shù)臏y(cè)試用例，并據(jù)測(cè)試用例準(zhǔn) 備好待測(cè)芯片204所需的工作配置參數(shù)及測(cè)試過程中可能更新的參數(shù)、上行 天線數(shù)據(jù)流(可由算法仿真鏈路產(chǎn)生)、待測(cè)芯片204輸出的參考結(jié)果(可 由算法仿真鏈路產(chǎn)生)以及待測(cè)芯片204 —些狀態(tài)空間的預(yù)期值等；
步驟402,時(shí)鐘信號(hào)發(fā)生器201提供正確的時(shí)鐘、復(fù)位信號(hào)、定時(shí)信號(hào) 給FPGA 202、待測(cè)芯片204以及處理器205，以便各功能單元獲得定時(shí)上 的同步；步驟403，施加可靠性試驗(yàn)條件，開始上行可靠性測(cè)試；
步驟404，處理器205訪問FPGA 202工作狀態(tài)并配置工作參凄t;
步驟405，處理器205把測(cè)試用例指定的上行天線數(shù)據(jù)流寫入FPGA 202 (可存入其下掛的存儲(chǔ)單元203 ),并將測(cè)試用例中指定的上行數(shù)據(jù)發(fā)送時(shí) 間點(diǎn)告知FPGA202;
步驟406，處理器205根據(jù)測(cè)試用例指定的工作參數(shù)在正確的時(shí)間窗內(nèi) 配置待測(cè)芯片204 (包含可能在后續(xù)的時(shí)間點(diǎn)進(jìn)行參數(shù)更新)；
步驟407， FPGA 202按指定時(shí)間點(diǎn)產(chǎn)生上行天線數(shù)據(jù)流給待測(cè)芯片
204;
步驟408,待測(cè)芯片204根據(jù)配置參數(shù)和輸入的上行天線數(shù)據(jù)流進(jìn)行處 理，輸出處理結(jié)果給處理器205;
步驟409,處理器205查詢待測(cè)芯片204的上行工作狀態(tài)；
步驟410，處理器205根據(jù)待測(cè)芯片204輸出的參考結(jié)果、待測(cè)芯片204 輸出的實(shí)際結(jié)果(包含輸出時(shí)間點(diǎn))及從待測(cè)芯片204讀出的狀態(tài)信息，判 定結(jié)果的正確性。
圖4b給出了待測(cè)芯片204的下行可靠性測(cè)試實(shí)施例的流程，包括以下 步驟
步驟411，根據(jù)可靠性測(cè)試需求確定恰當(dāng)?shù)臏y(cè)試用例，并據(jù)測(cè)試用例準(zhǔn) 備好其指定的待測(cè)芯片204的工作配置參數(shù)及測(cè)試過程中可能更新的參數(shù)、 配套的下行業(yè)務(wù)數(shù)據(jù)(可采用受控的隨機(jī)數(shù))、待測(cè)芯片2(M輸出的參考結(jié) 果(可由算法仿真鏈路產(chǎn)生)以及待測(cè)芯片204 —些狀態(tài)空間的預(yù)期值等；
步驟412,時(shí)鐘信號(hào)發(fā)生器201提供正確的時(shí)鐘、復(fù)位信號(hào)、定時(shí)信號(hào) 給FPGA 202、待測(cè)芯片204以及處理器205，以便各功能單元獲得定時(shí)上 的同步；
步驟413，施加試-驗(yàn)條件，開始下行可靠性測(cè)試；
步驟414,處理器205訪問FPGA 202工作狀態(tài)并配置工作參凄t;步驟415,處理器205把待測(cè)芯片204下行輸出的參考結(jié)果寫入FPGA 202 (可存入其下掛的存儲(chǔ)單元203 )，并把下行天線數(shù)據(jù)采集時(shí)間點(diǎn)告知 FPGA 202;
步驟416,處理器205根據(jù)測(cè)試用例指定的工作參數(shù)在正確的時(shí)間窗內(nèi) 配置待測(cè)芯片204 (包含可能在后續(xù)的時(shí)間點(diǎn)進(jìn)行參數(shù)更新)并寫入配套的 下行業(yè)務(wù)數(shù)據(jù)；
步驟417,待測(cè)芯片204根據(jù)配置參數(shù)和輸入的下行業(yè)務(wù)數(shù)據(jù)進(jìn)行處理， 并輸出處理結(jié)果；
步驟418, FPGA202按指定時(shí)間點(diǎn)采集待測(cè)芯片204輸出的下行數(shù)字 基帶IQ數(shù)據(jù) 流;
步驟419， FPGA202根據(jù)待測(cè)芯片204輸出的參考結(jié)果、待測(cè)芯片204 輸出的實(shí)際處理結(jié)果，判斷待測(cè)芯片204輸出結(jié)果的正確性，并把判斷結(jié)果 存入FPGA 202內(nèi)的存儲(chǔ)空間中，或存入外掛的存儲(chǔ)單元203中；
步驟420，處理器205訪問FPGA 202的存儲(chǔ)單元，以獲取FPGA 202 的判斷結(jié)果；同時(shí)，查詢待測(cè)芯片204的下行工作狀態(tài)，根據(jù)獲取的判斷結(jié) 果和狀態(tài)信息綜合判斷待測(cè)芯片204工作的正確性。
圖5給出了本發(fā)明的又一個(gè)實(shí)施例——用于WCDMA NodeB基帶芯片 可靠性測(cè)試裝置結(jié)構(gòu)示意圖。本實(shí)施例涉及的裝置在一個(gè)PCB單板上實(shí)現(xiàn)， 由基帶板外部提供電源、時(shí)鐘、定時(shí)信號(hào)、調(diào)試串口、網(wǎng)口、 SerDes接口等。
本實(shí)施例中時(shí)鐘/復(fù)位信號(hào)/定時(shí)信號(hào)發(fā)生器501由差分變單端時(shí)鐘芯 片、時(shí)鐘驅(qū)動(dòng)器、看門狗芯片、定時(shí)信號(hào)處理芯片組成，把外部提供的時(shí)鐘、 復(fù)位信號(hào)、定時(shí)信號(hào)轉(zhuǎn)換成本裝置其它部分所需的時(shí)鐘、復(fù)位信號(hào)及定時(shí)信 號(hào)等，使得各功能單元能獲得定時(shí)上的同步，并能很好地協(xié)同工作。
本實(shí)施例中的現(xiàn)場FPGA 502采用1片Altera Stratix系列FPGA實(shí)現(xiàn)， 具體型號(hào)為EP1S20F780C7; FPGA 502下掛的存儲(chǔ)單元503采用2片相同 的DDR SDRAM實(shí)現(xiàn)，具體型號(hào)為MT46V16M16P-6T。 FPGA 502內(nèi)部使 用DDR控制器實(shí)現(xiàn)對(duì)DDR SDRAM 503的讀寫訪問，DDR時(shí)鐘的工作頻率是lOOMHz。
本實(shí)施例中的待測(cè)試無線基帶芯片同時(shí)包含上行功能和下行功能，但是 在兩個(gè)物理芯片上實(shí)現(xiàn)的，分別為WCDMA NodeB基帶下行碼片級(jí)及 HSDPA符號(hào)級(jí)協(xié)處理器504， WCDMA NodeB基帶上行碼片級(jí)協(xié)處理器 505。
FPGA 502通過WCDMA NodeB基帶上行碼片級(jí)協(xié)處理器505自定義 的接口實(shí)現(xiàn)與其連接，體現(xiàn)出采用FPGA器件實(shí)現(xiàn)該接口的靈活性；同時(shí)， FPGA 502通過WCDMA NodeB基帶下行碼片級(jí)及HSDPA符號(hào)級(jí)協(xié)處理器 504自定義的接口實(shí)現(xiàn)與其連接，體現(xiàn)出采用FPGA器件實(shí)現(xiàn)該接口的靈活性。
本實(shí)施例中的處理器采用3片不同型號(hào)的處理器實(shí)現(xiàn)，其中1片為 PowerPC系列的CPU 510，具體型號(hào)為MPC8270ZUUPE;另夕卜2片分別為 同型號(hào)的TI C6000系歹'J DSP1 508 、 DSP2 506 , 具體型號(hào)為 TMS320C6416DGLZA6E3 。
本實(shí)施例中處理器下掛的存儲(chǔ)單元采用與3個(gè)處理器相配套的存儲(chǔ)單 元，其中，CPU下掛4片SDRAM 511,具體型號(hào)為MT48LC16M16A2TG-75; 每個(gè)DSP分別下掛1片SDRAM(507、509)，具體型號(hào)為HY57V561620T-H。
CPU 510通過總線60X Bus實(shí)現(xiàn)與SDRAM 511的連接，SDRAM 511 作為CPU510的數(shù)據(jù)存儲(chǔ)單元；且CPU510通過總線60XBus與DSP1 508、 DSP2 506的HPI 口實(shí)現(xiàn)32比特位寬相連，用以實(shí)現(xiàn)DSP程序的加載、DSP 程序啟動(dòng)運(yùn)行的控制以及測(cè)試平臺(tái)工作時(shí)調(diào)度信息的交互等。
CPU510通過本地總線Local Bus與FPGA 502實(shí)現(xiàn)16比特位寬相連， 用以實(shí)現(xiàn)FPGA 502工作參數(shù)配置及其工作狀態(tài)的讀出、上行數(shù)字基帶天線 數(shù)據(jù)的寫入和回讀、下4于參考結(jié)果的寫入和回讀以及讀取下行測(cè)試結(jié)果等。
DSP2 506通過EMIFB實(shí)現(xiàn)與SDRAM 507的連接，SDRAM507作為 DSP2 506的數(shù)據(jù)存儲(chǔ)單元。
DSP2 506通過EMIFA實(shí)現(xiàn)與WCDMA NodeB基帶下行碼片級(jí)及 HSDPA符號(hào)級(jí)協(xié)處理器504的連接，用以實(shí)現(xiàn)WCDMA NodeB基帶下行碼片級(jí)及HSDPA符號(hào)級(jí)協(xié)處理器504工作參數(shù)的配置、下行業(yè)務(wù)數(shù)據(jù)的寫 入、WCDMA NodeB基帶下行碼片級(jí)及HSDPA符號(hào)級(jí)協(xié)處理器504工作 狀態(tài)的讀取等。WCDMA NodeB基帶下行碼片級(jí)及HSDPA符號(hào)級(jí)協(xié)處理 器504工作在SBSRAM方式下，時(shí)鐘頻率最高為100MHz,讀延時(shí)要配置 為3個(gè)時(shí)鐘周期，寫延時(shí)配置為O時(shí)鐘周期。DSP1 508通過EMIFB實(shí)現(xiàn)與SDRAM 509的連4妻，SDRAM509作為 DSP1 508的數(shù)據(jù)存儲(chǔ)單元。DSP1 508通過EMIFA實(shí)現(xiàn)與WCDMA NodeB基帶上行碼片級(jí)協(xié)處理 器505的連接，用以實(shí)現(xiàn)WCDMA NodeB基帶上行碼片級(jí)協(xié)處理器505工 作參數(shù)的配置、碼片級(jí)處理輸出結(jié)果的讀取以及其工作狀態(tài)的讀取等。 WCDMA NodeB基帶上行碼片級(jí)協(xié)處理器505工作在SBSRAM方式下，時(shí) 鐘頻率最高為lOOMHz，讀延時(shí)要配置為3個(gè)時(shí)鐘周期，寫延時(shí)配置為O時(shí) 鐘周期。在上述具體實(shí)施例中，上、下行分別是在兩個(gè)芯片上實(shí)現(xiàn)，具體測(cè)試也 是分別按照?qǐng)D3和圖4分開進(jìn)行上行、下行芯片的測(cè)試的。在WCDMA基 站側(cè)真實(shí)應(yīng)用中雖然是上行、下行協(xié)同工作，而且上行通路有反饋信息提供 給下行芯片。在具體項(xiàng)目的測(cè)試工作中，為了能夠?qū)⑸闲小⑾滦行酒珠_獨(dú) 立測(cè)試以便對(duì)測(cè)試故障進(jìn)行定位，本發(fā)明在測(cè)試平臺(tái)中均已考慮了這種因 素，并用DSP2給下行芯片配置該反饋信息來準(zhǔn)確構(gòu)造。采用本發(fā)明上述方法及裝置，可精確地控制上行數(shù)字基帶IQ數(shù)據(jù)流的 產(chǎn)生時(shí)間點(diǎn)，處理器可得到待測(cè)試無線基帶芯片的上行處理輸出結(jié)果，并實(shí) 現(xiàn)比特級(jí)的實(shí)時(shí)結(jié)果判定；同時(shí)，可精確地控制下行數(shù)字基帶IQ數(shù)據(jù)流的 采集時(shí)間點(diǎn)；可編程邏輯陣列FPGA可得到待測(cè)無線基帶芯片的下行處理輸 出結(jié)果，并實(shí)現(xiàn)比特級(jí)的實(shí)時(shí)結(jié)果判定；在具體可靠性測(cè)試過程中，能夠精 確地判斷待測(cè)無線基帶芯片是否正常工作。當(dāng)然，本發(fā)明還可有其他多種實(shí)施例，在不背離本發(fā)明精神及其實(shí)質(zhì)的 情況下，熟悉本領(lǐng)域的技術(shù)人員當(dāng)可根據(jù)本發(fā)明作出各種相應(yīng)的改變和變 形，但這些相應(yīng)的改變和變形都應(yīng)屬于本發(fā)明所附的權(quán)利要求的保護(hù)范圍。
權(quán)利要求
1、一種基站側(cè)無線基帶芯片的測(cè)試裝置，其特征在于，所述裝置包括相互連接的待測(cè)芯片以及控制器單元；其中所述待測(cè)芯片，用于作為上行可靠性測(cè)試的被測(cè)對(duì)象；所述控制器單元，用于控制所述待測(cè)芯片的上行天線數(shù)據(jù)流的產(chǎn)生時(shí)間點(diǎn)，并在正確的時(shí)間窗內(nèi)為所述待測(cè)芯片配置上行工作參數(shù)及產(chǎn)生所述上行天線數(shù)據(jù)流，通過查詢所述待測(cè)芯片的上行工作狀態(tài)，以及讀出所述待測(cè)芯片輸出的上行處理結(jié)果，并將所述上行處理結(jié)果與上行參考結(jié)果進(jìn)行比較，來判斷所述待測(cè)芯片上行處理結(jié)果的正確性。
2、 按照權(quán)利要求1所述的裝置，其特征在于，所述待測(cè)芯片，用于作為下行可靠性測(cè)試的被測(cè)對(duì)象；所述控制器單元，用于控制所述待測(cè)芯片的下行天線^:據(jù)流的采集時(shí)間 點(diǎn)，在正確的時(shí)間窗內(nèi)為所述待測(cè)芯片配置下行工作參數(shù)及采集所述待測(cè)芯 片的所述下行天線數(shù)據(jù)流，并將采集的所述下行天線數(shù)據(jù)流與下行參考結(jié)果 進(jìn)行比較，以及查詢待測(cè)芯片的下行工作狀態(tài)，來判斷所述待測(cè)芯片下行處 理結(jié)果的正確性。
3、 按照權(quán)利要求1或2所述的裝置，其特征在于，所述控制器單元包 括主控單元和仆控單元，其中所述仆控單元，分別與所述待測(cè)芯片以及所述主控單元連接，用于在所 述主控單元的控制下，將接收的來自所述主控單元的數(shù)據(jù)保存，并在指定的 時(shí)間點(diǎn)向所述待測(cè)芯片輸出上行天線數(shù)據(jù)流；或者，在指定時(shí)間點(diǎn)從所述待 測(cè)芯片采集下行天線數(shù)據(jù)流，以判斷所述下行處理結(jié)果的正確性，并將下行 處理的判斷結(jié)果保存；所述主控單元，用于分別對(duì)所述仆控單元和所述待測(cè)芯片進(jìn)行參數(shù)配置 和狀態(tài)查詢，向所述仆控單元寫入數(shù)字基帶天線的上行天線數(shù)據(jù)，作為上行 測(cè)試激勵(lì)用，并從所述仆控單元讀出所述上行天線數(shù)據(jù)；以及判斷所述待測(cè) 芯片上行輸出的正確性；或者，向所述仆控單元寫入數(shù)字基帶天線的下行天 線數(shù)據(jù)，作為所述下行參考結(jié)果用，并從所述仆控單元讀出所述下行處理的判斷結(jié)果。
4、 按照權(quán)利要求3所述的裝置，其特征在于，所述仆控單元為現(xiàn)場可 編程邏輯陣列FPGA,所述主控單元為處理器；其中，所述處理器是物理上 的一個(gè)處理器，或是多個(gè)處理器，所述多個(gè)處理器為同類型或不同類型的。
5、 按照權(quán)利要求4所述的裝置，其特征在于，所述FPGA內(nèi)含有存儲(chǔ) 單元訪問控制器，所述FPGA下掛有存儲(chǔ)單元，用于在所述存儲(chǔ)單元訪問控 制器的控制下作為所述FPGA的數(shù)據(jù)存儲(chǔ)空間；所述處理器下掛有存儲(chǔ)單 元，用于作為所述處理器的凄t據(jù)存儲(chǔ)空間。
6、 按照權(quán)利要求1或2所述的裝置，其特征在于，所述待測(cè)芯片在具 體物理實(shí)現(xiàn)上是一個(gè)芯片或是多個(gè)芯片；或者，所述待測(cè)芯片是在同一個(gè)硬 件單板上，或是在不同的硬件單板上；所述待測(cè)芯片包含上行功能和下行功 能其中的一種或兩種。
7、 一種基站側(cè)無線基帶芯片的測(cè)試方法，涉及測(cè)試裝置中的待測(cè)芯片 以及控制器單元；其特征在于，所述方法步驟為(a) 編寫測(cè)試用例，準(zhǔn)備所述待測(cè)芯片的工作參數(shù)、上行或下行數(shù)據(jù)、 參考結(jié)果以及預(yù)期狀態(tài)；(b) 啟動(dòng)測(cè)試開始工作；(c )所述控制器單元配置所述待測(cè)芯片，在正確的時(shí)間窗內(nèi)為所述待 測(cè)芯片產(chǎn)生上行天線數(shù)據(jù)流，所述待測(cè)芯片根據(jù)配置參數(shù)和輸入的所述數(shù)據(jù) 流輸出上行處理結(jié)果；(d)所述控制器單元查詢待測(cè)芯片的上行工作狀態(tài)，并將所述上行處 理結(jié)果與上行參考結(jié)果進(jìn)行比專支，以判定所述待測(cè)芯片上^f亍處理結(jié)果的正確 性。
8、 按照權(quán)利要求7所述的方法，其特征在于，步驟(c)或者控制器單 元配置待測(cè)芯片，所述待測(cè)芯片根據(jù)配置參數(shù)和輸入的業(yè)務(wù)數(shù)據(jù)流輸出下行 天線數(shù)據(jù)流，所述控制器單元在正確的時(shí)間窗內(nèi)采集所述待測(cè)芯片的所述下行天線數(shù)據(jù)流；步驟(d)所述控制器單元將所述下行天線^t據(jù)流與下行參考結(jié)果進(jìn)行比較，并查詢所述待測(cè)芯片的下行工作狀態(tài)，以判定所述待測(cè)芯 片下行處理結(jié)果的正確性。
9、 按照權(quán)利要求7或8所述的方法，其特征在于，所述控制器單元包 括主控單元和仆控單元，在步驟(c)前還包括步驟所述主控單元訪問所述仆控單元的工作狀態(tài)，并為所述仆控單元配置工 作參數(shù)；所述主控單元將所述上行天線數(shù)據(jù)流或下行參考結(jié)果寫入所述仆控單 元，并將所述上行天線數(shù)據(jù)流的產(chǎn)生時(shí)間點(diǎn)或所述下行天線^:據(jù)流的采集時(shí) 間點(diǎn)告知所述仆控單元；步驟(c)所述仆控單元按所述產(chǎn)生時(shí)間點(diǎn)產(chǎn)生所述上行天線數(shù)據(jù)流， 或者，所述仆控單元按所述采集時(shí)間點(diǎn)采集所述下行天線數(shù)據(jù)流；步驟(d)所述主控單元判定所述待測(cè)芯片上行處理結(jié)果的正確性；或 者，所述仆控單元判定所述待測(cè)芯片下行處理結(jié)果的正確性，并保存判定結(jié) 果；待所述主控單元訪問獲取。
10、 按照權(quán)利要求7或8所述的方法，其特征在于，所述上行處理結(jié)果 與所述上行參考結(jié)果的比較，或者所述下行天線數(shù)據(jù)流與所述下行參考結(jié)果 的比較，均為比特級(jí)比較。
全文摘要
一種基站側(cè)無線基帶芯片的測(cè)試裝置，包括相互連接的待測(cè)芯片以及控制器單元；其中，待測(cè)芯片作為上、下行的被測(cè)對(duì)象；控制器單元在正確的時(shí)間點(diǎn)控制產(chǎn)生待測(cè)芯片上行天線數(shù)據(jù)流或采集下行天線數(shù)據(jù)流，通過查詢待測(cè)芯片的狀態(tài)及讀出待測(cè)芯片輸出的上行處理結(jié)果，并將上行處理結(jié)果與上行參考結(jié)果進(jìn)行比較；或?qū)⒉杉南滦刑炀€數(shù)據(jù)流與下行參考結(jié)果進(jìn)行比較及查詢待測(cè)芯片的下行工作狀態(tài)，來分別判斷待測(cè)芯片上、下行處理結(jié)果的正確性。本發(fā)明可彌補(bǔ)無線專用測(cè)試儀器無法完成指定時(shí)間點(diǎn)比特級(jí)校準(zhǔn)功能的缺陷，且緩解了多套測(cè)試環(huán)境對(duì)大量測(cè)試儀器的需求，節(jié)省研發(fā)成本。
文檔編號(hào)H04B17/00GK101557598SQ200810090428
公開日2009年10月14日 申請(qǐng)日期2008年4月7日 優(yōu)先權(quán)日2008年4月7日
發(fā)明者楊曉龍, 順 湯, 許祥濱, 譚建華 申請(qǐng)人:中興通訊股份有限公司