超小型基站基帶處理器芯片組的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及無線通信基帶處理器技術(shù)領(lǐng)域，尤其涉及一種超小型基站基帶處理器芯片組。
【背景技術(shù)】
[0002]第五代移動(dòng)通信技術(shù)(5-Generat1n，簡稱5G)將為當(dāng)前廣泛應(yīng)用的無線通信帶來各方面的技術(shù)革新，體現(xiàn)在超高傳輸帶寬、超低通信延遲、更高的頻譜利用效率等?；?G的要求，超大規(guī)模天線陣列以及波束成形技術(shù)可能成為5G通信的關(guān)鍵技術(shù)。
[0003]超小型熱點(diǎn)基站是適用于5G超密集組網(wǎng)應(yīng)用場景的基站系統(tǒng)。其應(yīng)用場景涵蓋諸如辦公室、校園、密集街區(qū)、慢速車輛等室內(nèi)室外情況，通常覆蓋半徑小于百米范圍。每個(gè)5G超小型基站將為其覆蓋區(qū)域內(nèi)的用戶提供總速率高達(dá)10千兆比特每秒的寬帶數(shù)據(jù)傳輸服務(wù)。預(yù)測結(jié)果表明，5G超小型基站的全球年產(chǎn)量將在各類5G通信基站中占主導(dǎo)地位。
[0004]超小型基站需要通過超大規(guī)模天線陣列來支持其高帶寬數(shù)據(jù)傳輸?shù)囊?。通常，為滿足以上提到的所涵蓋的場景的無線傳輸，需要上百天線的二維天線陣列。同時(shí)，由于天線物理尺寸的限制，載波波長需要足夠短。毫米波波段是當(dāng)前許多無線通信類應(yīng)用研究的熱點(diǎn)之一。應(yīng)用該波段的無線傳輸，例如，采用60GHz射頻可以將天線陣列的間隔縮小到約2.5mm,天線陣列的整體尺寸也大幅減小。
[0005]由于毫米波具有較大的傳輸損耗，因此，需要利用波束成形技術(shù)來為微基站提供具有方向性的高能量增益。現(xiàn)有的基站波束成形的硬件實(shí)施結(jié)構(gòu)方案，主要包括三種。第一，射頻模擬波束成形。第二，全數(shù)字波束成形。第三，模擬-數(shù)字混合波束成形。在這些結(jié)構(gòu)方案中，射頻模擬波束成形具有最低的開銷，全數(shù)字波束成形具有最好的性能。模擬-數(shù)字混合波束成形則是兩者的折衷。
[0006]針對以上提到的硬件實(shí)施結(jié)構(gòu)方案，尚未有成熟的片上系統(tǒng)硬件實(shí)現(xiàn)研究。片上系統(tǒng)的硬件實(shí)現(xiàn)需要考慮各項(xiàng)約束，包括算法級約束，管腳約束，功耗約束，以及面積約束等。針對基于超大規(guī)模天線陣列的波束成型技術(shù)的基站，其輸入和輸出信號吞吐量非常大。處理芯片很容易超過工藝所規(guī)定的管腳約束。另外，對于寬帶超大運(yùn)算量的基帶處理，若不選擇合適的算法和結(jié)構(gòu)，并進(jìn)行合理的分片多核處理，超小型基站的功耗和面積約束也很難被滿足。
[0007]鑒于此，如何提供一種能夠解決超大型天線陣列和超大計(jì)算量產(chǎn)生的管腳、功耗、面積約束問題的超小型基站基帶處理器芯片組成為當(dāng)前需要解決的技術(shù)問題。

【發(fā)明內(nèi)容】

[0008]本發(fā)明提供一種超小型基站基帶處理器芯片組，應(yīng)用于5G無線通信超小型熱點(diǎn)基站中，可靈活配置，能夠解決超大型天線陣列和超大計(jì)算量產(chǎn)生的管腳、功耗、面積約束問題，并通過分片優(yōu)化最小化全數(shù)字波束成形結(jié)構(gòu)的硬件開銷。
[0009]第一方面，本發(fā)明提供一種超小型基站基帶處理器芯片組，包括:接收波束成形芯片組、天線信號合并芯片組、用戶波束收發(fā)信號處理芯片組和發(fā)送波束成形芯片組；
[0010]所述接收波束成形芯片組通過模數(shù)轉(zhuǎn)換器與超小型基站的L個(gè)天線的接收端連接、所述接收波束成形芯片組與所述天線信號合并芯片組連接，所述用戶波束收發(fā)信號處理芯片組與所述天線信號合并芯片組、所述發(fā)送波束成形芯片組分別連接，所述發(fā)送波束成形芯片組通過數(shù)模轉(zhuǎn)換器與超小型基站的L個(gè)天線的發(fā)送端連接，L為大于I的整數(shù)。
[0011]可選地，所述接收波束成形芯片組包括:M個(gè)接收波束成形芯片，M為大于I的整數(shù)；
[0012]所述接收波束成形芯片包括:第一復(fù)乘模塊、天線合并模塊和輸出緩存模塊；
[0013]所述第一復(fù)乘模塊包括:K組、每組U個(gè)高速定點(diǎn)復(fù)數(shù)乘法單元，K和U均為大于I的整數(shù)；
[0014]所述復(fù)數(shù)乘法單元，用于對從K根天線接收的信號進(jìn)行波束成形加權(quán)運(yùn)算；
[0015]所述天線合并模塊包括:U個(gè)第一加法單元；
[0016]所述第一加法單元為U輸入、單輸出的累加器，用于對從K根天線接收的信號在經(jīng)過所述復(fù)數(shù)乘法單元進(jìn)行波束成形加權(quán)運(yùn)算之后的信號中屬于同一接收區(qū)域的信號進(jìn)行合并；
[0017]所述輸出緩存模塊為高速并行隨機(jī)存取存儲器RAM，用于對所述U個(gè)第一加法單元合并后的信號進(jìn)行暫存處理，并輸出至所述天線信號合并芯片組。
[0018]可選地，所述天線信號合并芯片組包括:雙輸入單輸出形式排列連接的多個(gè)天線信號合并芯片，用于將所述接收波束成形芯片組的輸出信號進(jìn)行合并，將合并后的信號輸出至所述用戶波束收發(fā)信號處理芯片組。
[0019]可選地，所述用戶波束收發(fā)信號處理芯片組包括:N個(gè)相互并列的用戶波束收發(fā)信號處理芯片，用于并行處理來自最多U個(gè)波束成形區(qū)域的接收信號，并與宏基站進(jìn)行通信，同時(shí)處理來自宏基站的下行數(shù)據(jù)，最多對U個(gè)波束成形發(fā)送區(qū)域的下行信號進(jìn)行調(diào)制，將調(diào)制后的信號輸出至所述發(fā)送波束成形芯片組，N和U均為大于I的整數(shù)。
[0020]可選地，所述用戶波束收發(fā)信號處理芯片包括:上行信號處理部分和下行信號處理部分；
[0021]所述上行信號處理部分包括:濾波與快速傅里葉變換模塊、信道估計(jì)模塊、信道均衡模塊、解映射模塊、解交織模塊、前向糾錯(cuò)編碼模塊和第一循環(huán)冗余檢查模塊；
[0022]所述濾波與快速傅里葉變換模塊，包括:延遲鏈?zhǔn)郊拇嫫鹘M、多路并行的濾波處理器和快速傅里葉變換處理器；
[0023]所述濾波處理器包括基于單指令多數(shù)據(jù)的二維并行乘法-加法運(yùn)算單元，配合所述延遲鏈?zhǔn)郊拇嫫鹘M，用于在一個(gè)時(shí)鐘周期內(nèi)完成多階的濾波運(yùn)算；
[0024]所述快速傅里葉變換處理器包括:復(fù)數(shù)蝶形單元，用于對2的整數(shù)次冪的序列實(shí)現(xiàn)多種長度的低延遲傅里葉變換；
[0025]所述信道估計(jì)模塊，用于對傅里葉變換后的信號進(jìn)行信道估計(jì)；
[0026]所述信道均衡模塊，用于對信道估計(jì)后的進(jìn)行信道均衡；
[0027]所述解映射模塊，用于對信道均衡后的信號進(jìn)行比特檢測運(yùn)算；
[0028]所述解交織模塊，用于對比特檢測運(yùn)算后的信號進(jìn)行解交織；
[0029]所述前向糾錯(cuò)編碼模塊，用于對解交織后的信號進(jìn)行前向糾錯(cuò)編碼；
[0030]所述第一循環(huán)冗余檢查模塊，用于對前向糾錯(cuò)編碼后的信號進(jìn)行循環(huán)冗余檢查；
[0031]所述下行信號處理部分包括:第二循環(huán)冗余檢查模塊、信道編碼模塊、調(diào)制模塊和逆快速傅里葉變換模塊；
[0032]所述第二循環(huán)冗余檢查模塊，用于對輸入的信號進(jìn)行循環(huán)冗余檢查；
[0033]所述信道編碼模塊，用于對循環(huán)冗余檢查后的信號進(jìn)行編碼；
[0034]所述調(diào)制模塊，用于對編碼后的信號進(jìn)行調(diào)制；
[0035]所述逆快速傅里葉變換模塊，用于對調(diào)制后的信號進(jìn)行逆快速傅里葉變換。
[0036]可選地，所述信道估計(jì)模塊和所述信道均衡模塊為定點(diǎn)矩陣-函數(shù)處理器；
[0037]所述定點(diǎn)矩陣-函數(shù)處理器包括:多層乘法加法和數(shù)據(jù)重排單元和函數(shù)運(yùn)算加速單元;
[0038]所述多層乘法加法和數(shù)據(jù)重排單元，用于進(jìn)行包括實(shí)數(shù)、復(fù)數(shù)的向量加減法、向量乘積、向量點(diǎn)積、轉(zhuǎn)置的基本向量運(yùn)算；
[0039]所述函數(shù)運(yùn)算加速單元，用于通過多項(xiàng)式估計(jì)算法，在最多預(yù)設(shè)個(gè)時(shí)鐘周期內(nèi)實(shí)現(xiàn)預(yù)設(shè)精度的特殊函數(shù)運(yùn)算；
[0040]和/ 或，
[0041]所述解映射模塊，用于采用比特檢測算法對信道均衡后的信號進(jìn)行比特檢測運(yùn)算;
[0042]和/ 或，
[0043]所述解交織模塊采用前向糾錯(cuò)編解碼專用處理器；
[0044]和/ 或，
[0045]所述前向糾錯(cuò)編碼模塊采用前向糾錯(cuò)編解碼專用處理器；
[0046]和/ 或，
[0047]所述第一循環(huán)冗余檢查模塊，用于采用比特處理器配合寄存器，基于查表法的并行循環(huán)冗余檢查CRC算法的低延遲運(yùn)算對前向糾錯(cuò)編碼后對信號進(jìn)行循環(huán)冗余檢查；
[0048]和/ 或，
[0049]所述信道編碼模塊為低開銷簡單編碼和調(diào)制電路；
[0050]和/ 或，
[0051]所述調(diào)制模塊為低開銷簡單編碼和調(diào)制電路。
[0052]可選地，所述發(fā)送波束成形芯片組包括:M片發(fā)送波束成形芯片；
[0053]所述發(fā)送波束成形芯片，用于對經(jīng)過所述用戶波束收發(fā)信號處理芯片組調(diào)制輸出的信號依次進(jìn)行波束成形、數(shù)字預(yù)失真和