專利名稱：一種主備時(shí)鐘切換的方法及系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及主備時(shí)鐘的切換，更具體地，涉及一種主備時(shí)鐘切換的方法 及系統(tǒng)。
背景技術(shù)：
時(shí)鐘是通信設(shè)備的關(guān)鍵信號，時(shí)鐘的備項(xiàng)性能會影響單板乃至整個(gè)系統(tǒng) 的性能。所以保證通信設(shè)備時(shí)鐘各項(xiàng)性能的準(zhǔn)確性和穩(wěn)定性對于通信設(shè)備來 說是非常重要的。因此各個(gè)通信組織，國家以及運(yùn)營商在設(shè)備入網(wǎng)前，都要 對設(shè)備的時(shí)鐘各項(xiàng)性能進(jìn)行嚴(yán)格的測試。時(shí)鐘的性能指標(biāo)主要包括頻率和相 位，通?？疾焐鲜鲋笜?biāo)的性能包括長期穩(wěn)定度、長期準(zhǔn)確度、保持性能、相 位瞬變和相位不連續(xù)性等。通信設(shè)備一般采用對主要單板進(jìn)行M提高設(shè)備的可靠性，時(shí)鐘對于通 信設(shè)備是一個(gè)非常重要的組成部分，因此在通信設(shè)備時(shí)鐘的設(shè)計(jì)中采用了備 份工作方式， 一旦主時(shí)鐘發(fā)生故障，備時(shí)鐘立即替代主時(shí)鐘為通信設(shè)備提供 定時(shí)信號。主、備時(shí)鐘的切換要盡量保證對業(yè)務(wù)不產(chǎn)生影響，例如切換時(shí)產(chǎn) 生業(yè)務(wù)瞬斷、誤碼等，因此在任何情況下，必須保證在主備時(shí)鐘切換時(shí)，主 備時(shí)鐘的頻率和相位是對齊的，否則設(shè)備將會產(chǎn)生誤碼甚至業(yè)務(wù)中斷。在現(xiàn)有時(shí)鐘備份方案多釆用主鎖相環(huán)和副鎖相環(huán)，即主用時(shí)鐘采用數(shù)字 鎖相環(huán)跟蹤參考源，備時(shí)鐘采用模擬鎖相環(huán)跟蹤主用時(shí)鐘，使備用輸出時(shí)鐘 與主用時(shí)鐘相位對齊。主用時(shí)鐘采用數(shù)字鎖相環(huán)主要是為了保證系統(tǒng)時(shí)鐘滿 足通信設(shè)備相關(guān)標(biāo)準(zhǔn)，可以使時(shí)鐘工作在各種工作模式，如鎖定、跟蹤、保 持以及自由振蕩等狀態(tài)。而備用時(shí)鐘采用模擬環(huán)主要出于主備時(shí)鐘相差的考 慮。模擬鎖相環(huán)剩余相差較為恒定， 一致性好，在備時(shí)鐘或主時(shí)鐘調(diào)節(jié)延時(shí)， 即可達(dá)到主、備時(shí)鐘輸出對齊。此時(shí)鐘方案中，時(shí)鐘主備切換是一個(gè)主副鎖相環(huán)工作切換過程。假設(shè)有A、 B兩塊時(shí)鐘板，A板默認(rèn)為主用板，B板為備用板。此時(shí)A板的主鎖相環(huán) 工作為數(shù)字鎖相環(huán)，鎖定參考源，副鎖相環(huán)為才莫擬鎖相環(huán)，不工作，同時(shí)為 網(wǎng)元輸出定時(shí)信號；B板的主鎖相環(huán)不工作，而副鎖相環(huán)跟蹤并鎖定A板輸 出的定時(shí)信號，B板不輸出定時(shí)信號。如果發(fā)生人為強(qiáng)制切換為B主用或者 A板發(fā)生故障，網(wǎng)元的定時(shí)信號切換到B板輸出，同時(shí)A、 B板主副鎖相環(huán) 工作切換，B板由副鎖相環(huán)跟蹤A板輸出定時(shí)信號切換到主鎖相環(huán)跟蹤參考 源信號；相反，A板由主鎖相環(huán)切換到副鎖相環(huán)跟蹤B板輸出的定時(shí)信號， 此時(shí)A板不輸出定時(shí)信號。
這樣在模擬鎖相環(huán)切換到數(shù)字鎖相環(huán)過程中容易產(chǎn)生相位瞬變，即時(shí)鐘 相位不連續(xù)性，導(dǎo)致時(shí)鐘因主備切換而出現(xiàn)誤碼等現(xiàn)象。這種方法還有如下 缺陷備用板時(shí)鐘要實(shí)時(shí)跟蹤主用板時(shí)鐘的頻率和相位，占用了大量的資源。
現(xiàn)有技術(shù)中，實(shí)現(xiàn)主備時(shí)鐘相位對齊的系統(tǒng)，如圖8所示，主要包括時(shí) 鐘產(chǎn)生;f莫塊、驅(qū)動分發(fā)模塊、以及參考邏輯選擇等一系列芯片。其存在的問 題在于，主備板之間連線復(fù)雜，需要7對線。參與主備切換的器件太多，給 可靠性帶來了隱患。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種主備時(shí)鐘切換的方法，不會因切 換而導(dǎo)致相位瞬變、系統(tǒng)不穩(wěn)定和可靠性差，同時(shí)占用資源少。
為了解決上述技術(shù)問題，本發(fā)明提供了一種主備時(shí)鐘切換的方法，應(yīng)用 于包括主時(shí)鐘板和備時(shí)鐘板的系統(tǒng)，該主時(shí)鐘板和備時(shí)鐘板的時(shí)鐘分發(fā)芯片 分別跟蹤本時(shí)鐘板的同頻時(shí)鐘源，并通過各自的邏輯芯片實(shí)現(xiàn)主備時(shí)鐘和數(shù) 據(jù)的互傳，該方法包括
要切換主備時(shí)鐘時(shí)，向主時(shí)鐘板的邏輯芯片發(fā)送預(yù)切換指令，主時(shí)鐘板 的邏輯芯片收到預(yù)切換指令后，向備時(shí)鐘板的邏輯芯片發(fā)送同步指令；
備時(shí)鐘板的邏輯芯片收到該同步指令后，向備時(shí)鐘板的時(shí)鐘分發(fā)芯片發(fā)
送一脈沖形式的有效的同步信號；
備時(shí)鐘板的時(shí)鐘分發(fā)芯片在同步信號有效時(shí)停止時(shí)鐘輸出，在同步信號
6無效后，經(jīng)過一第一延時(shí)時(shí)間后恢復(fù)時(shí)鐘輸出，將主備時(shí)鐘相位對齊； 主備時(shí)鐘相位對齊后，指示主時(shí)鐘板和備時(shí)鐘板執(zhí)行主備切換。
進(jìn)一步地，上述方法還可具有以下特點(diǎn)
所述第 一延時(shí)時(shí)間等于f,和A/之和，其中,,為時(shí)鐘分發(fā)芯片從同步信號無 效到恢復(fù)時(shí)鐘輸出的固有延時(shí)，A/是為時(shí)鐘分發(fā)芯片配置的延時(shí)，A/按下式 來確定
<formula>formula see original document page 7</formula>
其中
w為整數(shù)；^為主、備時(shí)鐘周期；,2是主時(shí)鐘板的時(shí)鐘從主時(shí)鐘板的時(shí)鐘 分發(fā)芯片輸出后，經(jīng)主時(shí)鐘板的邏輯芯片到達(dá)備時(shí)鐘板的邏輯芯片的延時(shí)；^ 是備本時(shí)鐘接收到同步指令，到輸出同步信號的延時(shí)。
進(jìn)一步地，上述方法還可具有以下特點(diǎn)
主備時(shí)鐘相位對齊后，再等待一第二延時(shí)時(shí)間后，再指示主時(shí)鐘板和備 時(shí)鐘板執(zhí)行主備切換，該第二延時(shí)時(shí)間應(yīng)大于主、備時(shí)鐘板上傳遞的其它信 號實(shí)現(xiàn)相位同步所需的時(shí)間。
進(jìn)一步地，上述方法還可具有以下特點(diǎn)
所述預(yù)切換指令是主時(shí)鐘板上的CPU發(fā)送的，在主備時(shí)鐘相位對齊后， 指示主時(shí)鐘板和備時(shí)鐘板執(zhí)行主備切換的過程包括
主時(shí)鐘板上的CPU向主時(shí)鐘板的邏輯芯片發(fā)送切換指令，主時(shí)鐘板的邏 輯芯片收到該切換指令后進(jìn)行主備切換，并向備時(shí)鐘板的邏輯芯片發(fā)送切換 指令；備時(shí)鐘板的邏輯芯片收到該切換指令后，進(jìn)行主備切換。
進(jìn)一步地，上述方法還可具有以下特點(diǎn)
所述主時(shí)鐘板的邏輯芯片還對要發(fā)送的指令進(jìn)行編碼后再發(fā)送編碼后指 令的數(shù)據(jù)，備時(shí)鐘板的邏輯芯片用主時(shí)鐘板發(fā)送的時(shí)鐘采樣主時(shí)鐘板發(fā)送的 數(shù)據(jù)，解析后恢復(fù)出主時(shí)鐘才議送的指令。
本方法的有益效果在于，實(shí)現(xiàn)了主備時(shí)鐘切換，使得主備時(shí)鐘單元因工作切換時(shí)可靠性可以得到保證；由于本發(fā)明的備用板時(shí)鐘不用實(shí)時(shí)跟蹤主用 板時(shí)鐘的頻率和相位，減少了資源的占用。
本發(fā)明所要解決的另一個(gè)技術(shù)問題是提供一種主備時(shí)鐘切換的系統(tǒng)，切 換時(shí)相位和系統(tǒng)穩(wěn)定，且主備板間連線簡單，用于切換的器件少。
為了解決上述技術(shù)問題，本發(fā)明提供了一種主備時(shí)鐘切換的系統(tǒng)，包括 互為主備的兩塊時(shí)鐘板，每塊時(shí)鐘板均包括時(shí)鐘分發(fā)芯片、邏輯芯片和同頻 時(shí)鐘源，其中
所述同頻時(shí)鐘源，用于作為時(shí)鐘分發(fā)芯片產(chǎn)生時(shí)鐘信號的參考源；
所述時(shí)鐘分發(fā)芯片，用于分別跟蹤本時(shí)鐘板的同頻時(shí)鐘源，向本時(shí)鐘板 的邏輯芯片提供時(shí)鐘，在本時(shí)鐘板的邏輯芯片發(fā)來的同步信號有效時(shí)停止時(shí) 鐘輸出，在時(shí)鐘信號無效后，延遲一第一延時(shí)時(shí)間后再恢復(fù)輸出時(shí)鐘；
所述邏輯芯片，進(jìn)一步包括
發(fā)送部分，用于向?qū)Χ藭r(shí)鐘板發(fā)送本時(shí)鐘板的時(shí)鐘和對本時(shí)鐘板的指令 編碼后生成的數(shù)據(jù)，其中在收到預(yù)切換指令后向?qū)Χ藭r(shí)鐘板發(fā)送同步指令；
接收部分，用于接收對端時(shí)鐘板的時(shí)鐘和數(shù)據(jù)，用收到的時(shí)鐘釆樣收到 的數(shù)據(jù)信號，解析后恢復(fù)出對端時(shí)鐘板發(fā)來的指令，收到對端時(shí)鐘板發(fā)來的 同步指令后向本時(shí)鐘板的時(shí)鐘分發(fā)芯片發(fā)送一脈沖形式的有效的同步信號。
進(jìn)一步地，上述系統(tǒng)還可具有以下特點(diǎn)
所述第一延時(shí)時(shí)間等于^和A/之和，其中/,為時(shí)鐘分發(fā)芯片從同步信號無 效到恢復(fù)時(shí)鐘輸出的固有延時(shí)，A/是為時(shí)鐘分發(fā)芯片配置的延時(shí)，A/按下式 來確定
A+~+/3+A/ = "*厶
其中
w為整數(shù)；/,為主、備時(shí)鐘周期；,2是主時(shí)鐘板的時(shí)鐘從主時(shí)鐘板的時(shí)鐘 分發(fā)芯片輸出后，經(jīng)主時(shí)鐘板的邏輯芯片到達(dá)備時(shí)鐘板的邏輯芯片的延時(shí)；f3 是備本時(shí)鐘接收到同步指令，到輸出同步信號的延時(shí)。
8進(jìn)一步地，上述系統(tǒng)還可具有以下特點(diǎn)
所述每塊時(shí)鐘板上還包括CPU,該CPU向本時(shí)鐘板的邏輯芯片發(fā)送所述 預(yù)切換指令后，等待一第二延時(shí)時(shí)間后再向本時(shí)鐘板的邏輯芯片發(fā)送切換指 令，該第二延時(shí)時(shí)間應(yīng)大于主、備時(shí)鐘板上傳遞的其它信號實(shí)現(xiàn)相位同步所 需的時(shí)間。
進(jìn)一步地，上述系統(tǒng)還可具有以下特點(diǎn)
所述邏輯芯片的發(fā)送部分還在收到切換指令后，執(zhí)行主備切換并向?qū)Χ?時(shí)鐘板發(fā)送編碼后的切換指令；
所述邏輯芯片的接收部分還在收到對端時(shí)鐘板發(fā)來的切換指令后執(zhí)行主 備切換。
進(jìn)一步地，上述系統(tǒng)還可具有以下特點(diǎn)
所述互為備用的兩塊時(shí)鐘板的邏輯芯片之間采用兩對互傳線連接， 一塊 時(shí)鐘板使用 一對線，每對線包含一根用于傳輸本時(shí)鐘板時(shí)鐘的信號線和一根 用于傳輸本時(shí)鐘板數(shù)據(jù)的信號線。
本系統(tǒng)的有益效果在于，結(jié)構(gòu)簡單，實(shí)現(xiàn)了主備時(shí)鐘相位對齊，使得時(shí) 鐘單元因工作切換時(shí)相位和系統(tǒng)穩(wěn)定、可靠性好；同時(shí)，適用本發(fā)明的系統(tǒng) 實(shí)現(xiàn)主備時(shí)鐘切換時(shí)，備用板時(shí)鐘不用實(shí)時(shí)跟蹤主用板時(shí)鐘的頻率和相位， 減少了資源的占用。


圖l是本發(fā)明實(shí)施例系統(tǒng)的結(jié)構(gòu)示意圖。
圖2是圖1中主備豐反之間互傳時(shí)鐘和數(shù)據(jù)的示意圖。
圖3是圖1中主、備時(shí)鐘板向?qū)Χ藭r(shí)鐘板傳送時(shí)鐘的路徑的示意圖。
圖4是本發(fā)明實(shí)施例方法的流程圖。
圖5示出了時(shí)鐘分發(fā)芯片同步與輸出時(shí)鐘的時(shí)間示意圖。
圖6示出了^延時(shí)對應(yīng)的器件示意圖。
圖7示出了^延時(shí)對應(yīng)的時(shí)序示意圖。圖8示出了現(xiàn)有技術(shù)中實(shí)現(xiàn)主備時(shí)鐘相位對齊的系統(tǒng)。
具體實(shí)施例方式
下面結(jié)合附圖，對本發(fā)明的具體實(shí)施方式
進(jìn)行詳細(xì)說明。
如圖1所示，本實(shí)施例實(shí)現(xiàn)主備時(shí)鐘切換的系統(tǒng)包括有主時(shí)鐘板和備時(shí) 鐘板，主時(shí)鐘板和備時(shí)鐘板上均有CPU、同頻時(shí)鐘源、時(shí)鐘分發(fā)芯片和邏輯 芯片。本實(shí)施例的邏輯芯片用現(xiàn)場可編程門陣列才莫塊(Field Programmable Gate Array,簡稱FPGA)實(shí)現(xiàn)，同頻時(shí)鐘源用高穩(wěn)晶振實(shí)現(xiàn)。主時(shí)鐘板和備時(shí)鐘 板的時(shí)鐘分別跟蹤本時(shí)鐘板的同頻高穩(wěn)晶振，使主備時(shí)鐘輸出頻率基本一致。 主時(shí)鐘板和備時(shí)鐘板的邏輯芯片之間釆用兩對互傳線連接， 一塊時(shí)鐘板收發(fā) 使用 一對線，每對線包含一根用于傳輸本時(shí)鐘板時(shí)鐘的信號線和一根用于傳 輸本時(shí)鐘板與時(shí)鐘同步的數(shù)據(jù)的信號線。主備互傳數(shù)據(jù)和時(shí)鐘的時(shí)序示意圖
如圖2所示。主、備時(shí)鐘板向?qū)Χ藗魉蜁r(shí)鐘的路徑如圖3所示，為本板時(shí) 鐘芯片—本板邏輯芯片—對板邏輯芯片。
每一時(shí)鐘板上包括
CPU,用于在需要切換時(shí)，向本時(shí)鐘板的邏輯芯片發(fā)送預(yù)切換指令和切 換指令，其中在發(fā)送預(yù)切換指令后，等待一第二延時(shí)時(shí)間后再發(fā)送切換指令， 該第二延時(shí)時(shí)間應(yīng)大于主、備時(shí)鐘板上傳遞的其它信號實(shí)現(xiàn)相位同步所需的 時(shí)間。
邏輯芯片，包括
發(fā)送部分，用于向?qū)Χ藭r(shí)鐘板發(fā)送本時(shí)鐘板的時(shí)鐘和對本時(shí)鐘板的狀態(tài) 信息和指令編碼后生成的數(shù)據(jù)，其中在收到預(yù)切換指令后向?qū)Χ藭r(shí)鐘才反發(fā)送 編碼后的同步指令，在收到切換指令后執(zhí)行主備切換并向?qū)Χ藭r(shí)鐘板發(fā)送編 碼后的切換指令；以及
接收部分，用于接收對端時(shí)鐘板發(fā)來的時(shí)鐘和數(shù)據(jù)，用收到的時(shí)鐘采樣 收到的數(shù)據(jù)信號并進(jìn)行解析，恢復(fù)出對端時(shí)鐘板發(fā)來的狀態(tài)信息和指令，在 收到對端時(shí)鐘板發(fā)來的同步指令后向時(shí)鐘分發(fā)芯片發(fā)送一脈沖形式的有效的
10同步信號sync,在收到對端時(shí)鐘板發(fā)來的切換指令后執(zhí)行主備切換。
時(shí)鐘分發(fā)芯片，用于分別跟蹤本時(shí)鐘板的同頻時(shí)鐘源，向邏輯芯片和系 統(tǒng)提供本時(shí)鐘板的時(shí)鐘，在收到邏輯芯片發(fā)來的同步信號有效時(shí)停止時(shí)鐘輸 出，在時(shí)鐘信號無效后，延遲一第一延時(shí)時(shí)間后再恢復(fù)輸出時(shí)鐘。該延時(shí)時(shí) 間的計(jì)算詳見流程中的說明。
同頻時(shí)鐘源，用于作為時(shí)鐘分發(fā)芯片產(chǎn)生時(shí)鐘信號的參考源。
本實(shí)施例系統(tǒng)在正常工作時(shí)，主、備時(shí)鐘板的時(shí)鐘芯片各自鎖本時(shí)鐘板 的同頻時(shí)鐘源，不需要主時(shí)鐘和備時(shí)鐘跟蹤同一個(gè)參考源信號來滿足同頻的 要求。主備時(shí)鐘切換時(shí)先利用系統(tǒng)的同步功能，使主備時(shí)鐘在切換前相位同 步，然后再進(jìn)行切換。
具體的切換流程如圖4所示，包括以下步驟
步驟110，主時(shí)鐘板的CPU向主時(shí)鐘板的邏輯芯片發(fā)送預(yù)切換指令；
主時(shí)鐘板發(fā)起切換的可能性有很多，例如CPU檢測到主板輸出時(shí)鐘異 常，CPU就會對主板發(fā)起切換命令。
步驟120，主時(shí)鐘板的邏輯芯片收到預(yù)切換指令后，向備時(shí)鐘板的邏輯 芯片發(fā)送編碼后的同步指令的數(shù)據(jù)；
步驟130,備時(shí)鐘板的邏輯芯片用主時(shí)鐘板的時(shí)鐘對主時(shí)鐘板的數(shù)據(jù)信 號進(jìn)行釆樣和解析，恢復(fù)出該同步指令后，向備時(shí)鐘板的時(shí)鐘分發(fā)芯片發(fā)送 同步信號；
步驟140，備時(shí)鐘板的時(shí)鐘分發(fā)芯片收到同步信號后，停止時(shí)鐘輸出， 在同步信號無效后，再經(jīng)過一第一延時(shí)時(shí)間后恢復(fù)時(shí)鐘輸出，實(shí)現(xiàn)主備時(shí)鐘 相位的對齊；
只要滿足下式(l)，就可以將主備時(shí)鐘相位對齊 A+W3+A/ = /7、 式(l)
其中 "為整數(shù)；
iit為主、備時(shí)鐘周期；
A為時(shí)鐘分發(fā)芯片從同步信號無效到恢復(fù)時(shí)鐘輸出的延時(shí)，該延時(shí)基本固 定。如圖5所示，最上面的一路高頻時(shí)鐘是時(shí)鐘芯片的壓控振蕩器(Voltage Controlled Oscillator,簡稱VCO)時(shí)鐘，第二路時(shí)鐘是VCO分頻后的時(shí)鐘， 第二路時(shí)鐘下為同步信號sync。同步信號低電平有效，在同步信號為低電平
時(shí)，時(shí)鐘芯片的輸出被關(guān)斷。同步信號變?yōu)楦唠娖郊醋優(yōu)闊o效時(shí)，時(shí)鐘分發(fā) 芯片不是馬上就會輸出時(shí)鐘，而要等一段固定的時(shí)間，這段時(shí)間是芯片所固 有的，計(jì)為^，圖中是等于14到15個(gè)VCO分頻后的周期加上1個(gè)VCO 輸出周期。
/2是主、備板之間PCB走線的延時(shí)，即主時(shí)鐘板的時(shí)鐘從主時(shí)鐘板的時(shí) 鐘分發(fā)芯片輸出后，經(jīng)本時(shí)鐘板的邏輯芯片到達(dá)備時(shí)鐘板的邏輯芯片的延時(shí)， 計(jì)為^。
/3是邏輯芯片的延時(shí)，即備時(shí)鐘板的邏輯芯片接收到同步指令后，進(jìn)行 解析，到向備時(shí)鐘板的時(shí)鐘分發(fā)芯片輸出同步信號的延時(shí)，計(jì)為^，這段延 時(shí)是邏輯芯片內(nèi)部的固定延時(shí)，圖6中是硬件的一個(gè)示意圖，把邏輯芯片作 為一D觸發(fā)器，該D觸發(fā)器輸入為主時(shí)鐘板的時(shí)鐘和數(shù)據(jù)，輸出為同步信號。 圖7示出了D觸發(fā)器的工作時(shí)序圖，數(shù)據(jù)只在時(shí)鐘的上升沿改變狀態(tài)，理想 的狀態(tài)是A、 B兩條虛線重合，但現(xiàn)實(shí)就會有一段延時(shí)^。
"是使式(l)成立而選擇的一段延時(shí)時(shí)間，在軟件初始化時(shí)鐘分發(fā)芯片的 過程中可以加以配置。
這樣，上述步驟140中提到的第一延時(shí)時(shí)間即等于上述邏輯芯片固有的 延時(shí)^和設(shè)置的延時(shí)A/，式(l)中考慮了主要的延時(shí)，可以達(dá)到精度的要求。
步驟150，主時(shí)鐘板的CPU等待預(yù)設(shè)的一第二延時(shí)時(shí)間后，向本時(shí)鐘板 的邏輯芯片發(fā)送切換指令，邏輯芯片收到該切換指令后進(jìn)行主備切換，并向 對端時(shí)鐘板發(fā)送編碼后的切換指令；
主板和備板相位同步后，即可以進(jìn)行主備切換，但由于對備板發(fā)起同步 指令會引起備板的時(shí)鐘關(guān)斷輸出，時(shí)鐘板可能M遞某些頻率的波形，所以 還要保證這些信號的相位同步。例如主備時(shí)鐘板間還要傳遞10ms波，以及PP2S信號即脈寬為16個(gè)19.6608MHZ的方波。對備板發(fā)起同步指令會引起備板的時(shí)鐘芯片時(shí)鐘關(guān)斷輸出，因此在同步指令結(jié)束后必須要等備板PP2S同步主板PP2S后才能切換，可以將備板的10ms幀頭和幀號與主板的同步，這樣就可以使備板的PP2S同步于主板的PP2S。從同步指令結(jié)束到切換發(fā)起的時(shí)間最少要20ms，也就是說一次時(shí)鐘切換花費(fèi)的時(shí)間必須大于20ms。即上述第二延時(shí)時(shí)間要大于20ms。該第二延時(shí)時(shí)間是可選的。并且延時(shí)時(shí)間與需傳遞的信號有關(guān)，并不一定是20ms。
步驟160，備時(shí)鐘板的邏輯芯片收到和解析出切換指令后，進(jìn)行主備切換。
主時(shí)鐘板切換為備時(shí)鐘板后，不再輸出網(wǎng)元所需定時(shí)信號，而備時(shí)鐘板切換為主時(shí)鐘板后，將輸出網(wǎng)元所需的定時(shí)信號。
根據(jù)本發(fā)明，通過帶有同步功能的時(shí)鐘分發(fā)芯片對主備時(shí)鐘相位進(jìn)行對齊，可將主備 時(shí)鐘板相位對齊的精度控制在lns量級。本發(fā)明的新穎之處在于不需要對備用時(shí)鐘相位進(jìn)行實(shí)時(shí)調(diào)整，只需在主備切換前調(diào)整一次即可。而且主用板和備用板各自鎖本板上的同頻高穩(wěn)時(shí)鐘晶體，主備板頻率基本相同。本發(fā)明摒棄了傳統(tǒng)的時(shí)鐘主備切換方法，給時(shí)鐘主備切換提供了新的思路。
本發(fā)明不需要對主備時(shí)鐘進(jìn)行相差判斷、根據(jù)主備時(shí)鐘相差值進(jìn)行備時(shí)鐘輸出相位調(diào)整并使主備時(shí)鐘相位對齊，不需要備板時(shí)鐘實(shí)時(shí)跟蹤主用板時(shí)鐘的頻率，因此不需要備板與主板之間有很長的時(shí)鐘走線。
1權(quán)利要求
1、一種主備時(shí)鐘切換的方法，應(yīng)用于包括主時(shí)鐘板和備時(shí)鐘板的系統(tǒng)，該主時(shí)鐘板和備時(shí)鐘板的時(shí)鐘分發(fā)芯片分別跟蹤本時(shí)鐘板的同頻時(shí)鐘源，并通過各自的邏輯芯片實(shí)現(xiàn)主備時(shí)鐘和數(shù)據(jù)的互傳，該方法包括要切換主備時(shí)鐘時(shí)，向主時(shí)鐘板的邏輯芯片發(fā)送預(yù)切換指令，主時(shí)鐘板的邏輯芯片收到預(yù)切換指令后，向備時(shí)鐘板的邏輯芯片發(fā)送同步指令；備時(shí)鐘板的邏輯芯片收到該同步指令后，向備時(shí)鐘板的時(shí)鐘分發(fā)芯片發(fā)送一脈沖形式的有效的同步信號；備時(shí)鐘板的時(shí)鐘分發(fā)芯片在同步信號有效時(shí)停止時(shí)鐘輸出，在同步信號無效后，經(jīng)過一第一延時(shí)時(shí)間后恢復(fù)時(shí)鐘輸出，將主備時(shí)鐘相位對齊；主備時(shí)鐘相位對齊后，指示主時(shí)鐘板和備時(shí)鐘板執(zhí)行主備切換。
2、 如權(quán)利要求l所述的方法，其特征在于所述第 一延時(shí)時(shí)間等于和A/之和，其中,,為時(shí)鐘分發(fā)芯片從同步信號無效到恢復(fù)時(shí)鐘輸出的固有延時(shí)，A/是為時(shí)鐘分發(fā)芯片配置的延時(shí)，A/按下式來確定其中w為整數(shù)；〔為主、備時(shí)鐘周期；/2是主時(shí)鐘板的時(shí)鐘從主時(shí)鐘板的時(shí)鐘分發(fā)芯片輸出后，經(jīng)主時(shí)鐘板的邏輯芯片到達(dá)備時(shí)鐘板的邏輯芯片的延時(shí)；/3是備本時(shí)鐘_接收到同步指令，到輸出同步信號的延時(shí)。
3、 如權(quán)利要求1所述的方法，其特征在于主備時(shí)鐘相位對齊后，再等待一第二延時(shí)時(shí)間后，再指示主時(shí)鐘板和備時(shí)鐘板執(zhí)行主備切換，該第二延時(shí)時(shí)間應(yīng)大于主、備時(shí)鐘板上傳遞的其它信號實(shí)現(xiàn)相位同步所需的時(shí)間。
4、 如權(quán)利要求1所述的方法，其特征在于所述預(yù)切換指令是主時(shí)鐘板上的CPU發(fā)送的，在主備時(shí)鐘相位對齊后，指示主時(shí)鐘板和備時(shí)鐘板執(zhí)行主備切換的過程包括主時(shí)鐘板上的CPU向主時(shí)鐘板的邏輯芯片發(fā)送切換指令，主時(shí)鐘板的邏輯芯片收到該切換指令后進(jìn)行主備切換，并向備時(shí)鐘板的邏輯芯片發(fā)送切換指令；備時(shí)鐘板的邏輯芯片收到該切換指令后，進(jìn)行主備切換。
5、 如權(quán)利要求l所述的方法，其特征在于所述主時(shí)鐘板的邏輯芯片還對要發(fā)送的指令進(jìn)行編碼后再發(fā)送編碼后指令的數(shù)據(jù)，備時(shí)鐘板的邏輯芯片用主時(shí)鐘板發(fā)送的時(shí)鐘采樣主時(shí)鐘板發(fā)送的數(shù)據(jù)，解析后恢復(fù)出主時(shí)鐘M送的指令。
6、 一種主備時(shí)鐘切換的系統(tǒng)，包括互為主備的兩塊時(shí)鐘板，每塊時(shí)鐘板均包括時(shí)鐘分發(fā)芯片和邏輯芯片，其特征在于每塊時(shí)鐘板上還包括同頻時(shí)鐘源，其中所述同頻時(shí)鐘源，用于作為時(shí)鐘分發(fā)芯片產(chǎn)生時(shí)鐘信號的參考源；所述時(shí)鐘分發(fā)芯片，用于分別跟蹤本時(shí)鐘板的同頻時(shí)鐘源，向本時(shí)鐘板的邏輯芯片提供時(shí)鐘，在本時(shí)鐘板的邏輯芯片發(fā)來的同步信號有效時(shí)停止時(shí)鐘輸出，在時(shí)鐘信號無效后，延遲一第一延時(shí)時(shí)間后再恢復(fù)輸出時(shí)鐘；所述邏輯芯片，進(jìn)一步包括發(fā)送部分，用于向?qū)Χ藭r(shí)鐘板發(fā)送本時(shí)鐘板的時(shí)鐘和對本時(shí)鐘板的指令編碼后生成的數(shù)據(jù)，其中在收到預(yù)切換指令后向?qū)Χ藭r(shí)鐘板發(fā)送同步指令；接收部分，用于接收對端時(shí)鐘板的時(shí)鐘和數(shù)據(jù)，用收到的時(shí)鐘釆樣收到的數(shù)據(jù)信號，解析后恢復(fù)出對端時(shí)鐘板發(fā)來的指令，收到對端時(shí)鐘板發(fā)來的同步指令后向本時(shí)鐘板的時(shí)鐘分發(fā)芯片發(fā)送一脈沖形式的有效的同步信號。
7、 如權(quán)利要求6所述的系統(tǒng)，其特征在于所述第 一延時(shí)時(shí)間等于^和A/之和，其中A為時(shí)鐘分發(fā)芯片從同步信號無效到恢復(fù)時(shí)鐘輸出的固有延時(shí)，A/是為時(shí)鐘分發(fā)芯片配置的延時(shí)，A/按下式來確定<formula>formula see original document page 3</formula>其中w為整數(shù)；/,為主、備時(shí)鐘周期；？2是主時(shí)鐘板的時(shí)鐘從主時(shí)鐘板的時(shí)鐘 分發(fā)芯片輸出后，經(jīng)主時(shí)鐘板的邏輯芯片到達(dá)備時(shí)鐘板的邏輯芯片的延時(shí)；/3 是備本時(shí)鐘接收到同步指令，到輸出同步信號的延時(shí)。
8、 如權(quán)利要求6或7所述的系統(tǒng)，其特征在于所述每塊時(shí)鐘板上還包括CPU，該CPU向本時(shí)鐘板的邏輯芯片發(fā)送所述 預(yù)切換指令后，等待一第二延時(shí)時(shí)間后再向本時(shí)鐘板的邏輯芯片發(fā)送切換指 令，該第二延時(shí)時(shí)間應(yīng)大于主、備時(shí)鐘板上傳遞的其它信號實(shí)現(xiàn)相位同步所 需的時(shí)間。
9、 如權(quán)利要求8所述的系統(tǒng)，其特征在于所述邏輯芯片的發(fā)送部分還在收到切換指令后，執(zhí)行主備切換并向?qū)Χ?時(shí)鐘板發(fā)送編碼后的切換指令；所述邏輯芯片的接收部分還在收到對端時(shí)鐘板發(fā)來的切換指令后執(zhí)行主 備切換。
10、 如權(quán)利要求6或7所述的系統(tǒng)，其特征在于所述互為備用的兩塊時(shí)鐘板的邏輯芯片之間采用兩對互傳線連接， 一塊 時(shí)鐘板使用 一對線，每對線包含一根用于傳輸本時(shí)鐘板時(shí)鐘的信號線和一根 用于傳輸本時(shí)鐘板數(shù)據(jù)的信號線。
全文摘要
一種主備時(shí)鐘切換的方法，應(yīng)用于包括主時(shí)鐘板和備時(shí)鐘板的系統(tǒng)，該主時(shí)鐘板和備時(shí)鐘板的時(shí)鐘分發(fā)芯片分別跟蹤本時(shí)鐘板的同頻時(shí)鐘源，并通過各自的邏輯芯片實(shí)現(xiàn)主備時(shí)鐘和數(shù)據(jù)的互傳，要切換主備時(shí)鐘時(shí)，向主時(shí)鐘板的邏輯芯片發(fā)送預(yù)切換指令，主時(shí)鐘板的邏輯芯片收到后，向備時(shí)鐘板的邏輯芯片發(fā)送同步指令；備時(shí)鐘板的邏輯芯片收到后，向備時(shí)鐘板的時(shí)鐘分發(fā)芯片發(fā)送一脈沖形式的有效的同步信號；備時(shí)鐘板的時(shí)鐘分發(fā)芯片在同步信號有效時(shí)停止時(shí)鐘輸出，在同步信號無效后，經(jīng)過一第一延時(shí)時(shí)間后恢復(fù)時(shí)鐘輸出，將主備時(shí)鐘相位對齊，然后指示主時(shí)鐘板和備時(shí)鐘板執(zhí)行主備切換。本發(fā)明不會因切換而導(dǎo)致相位瞬變、系統(tǒng)不穩(wěn)定和可靠性差，同時(shí)占用資源少。
文檔編號H04L7/00GK101667906SQ20081014664
公開日2010年3月10日 申請日期2008年9月3日 優(yōu)先權(quán)日2008年9月3日
發(fā)明者傅小明, 李宗安, 旺 柳 申請人:中興通訊股份有限公司