專利名稱：一種支持可變速率的方法和網(wǎng)絡(luò)設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及網(wǎng)絡(luò)通信技術(shù)領(lǐng)域，尤指 一種支持可變速率的方法和網(wǎng)絡(luò)設(shè)備。
背景技術(shù)：
以太網(wǎng)分層模型中包括媒體訪問(wèn)控制(MAC)層和物理(PHY)層。 MAC層負(fù)責(zé)控制對(duì)媒體的訪問(wèn)等，物理層負(fù)責(zé)在鏈路上傳送信息比特。物 理層的芯片稱之為PHY芯片，媒體訪問(wèn)控制層的芯片稱之為MAC芯片。
圖1是現(xiàn)有技術(shù)中以太網(wǎng)設(shè)備中的PHY芯片和MAC芯片的連接示意 圖。如圖1所示，在現(xiàn)有技術(shù)中，MAC芯片支持的端口數(shù)目比較多， 一般 為24個(gè)，而PHY芯片支持的端口數(shù)目相對(duì)較少， 一般為8個(gè)，因此， 一個(gè) MAC芯片可以接多個(gè)PHY芯片。在傳統(tǒng)的以太網(wǎng)PHY芯片設(shè)計(jì)中，PHY 芯片的接口速率與MAC芯片的接口速率相同，且PHY芯片和MAC芯片之 間的接口是一對(duì)一的。
在圖1中，PHY芯片和MAC芯片之間的接口速率是標(biāo)準(zhǔn)速率，如 10Mbps或100Mbps等。這里標(biāo)準(zhǔn)速率是指現(xiàn)有技術(shù)標(biāo)準(zhǔn)中普遍應(yīng)用的速率， 一般都為10的整數(shù)倍，相對(duì)而言非標(biāo)準(zhǔn)速率則指除標(biāo)準(zhǔn)速率以外的10的非 整數(shù)倍的速率，如33Mbps等。在實(shí)際應(yīng)用中，以太網(wǎng)物理層的速率(即PHY 芯片的左手邊端口的接口速率)可能為可變速率，此時(shí)以太網(wǎng)物理層的速率 不同于PHY芯片和MAC芯片之間的接口速率。
現(xiàn)有技術(shù)中實(shí)現(xiàn)以太網(wǎng)物理層可變速率的方法是MAC芯片的接口速 率仍采用標(biāo)準(zhǔn)速率，而在PHY芯片中設(shè)置緩沖存儲(chǔ)器來(lái)實(shí)現(xiàn)速率的轉(zhuǎn)換。 但是這種在與MAC芯片連接的每個(gè)PHY芯片中設(shè)置緩沖存儲(chǔ)器的方法，會(huì)增加每個(gè)PHY芯片的成本，并且成本分布在多個(gè)PHY芯片中，從而顯著
增加了以太網(wǎng)網(wǎng)絡(luò)設(shè)備的整體成本。

發(fā)明內(nèi)容
本發(fā)明提供了一種支持可變速率的方法，該方法能夠降低以太網(wǎng)網(wǎng)絡(luò)設(shè) 備的成本。
本發(fā)明還提供了一種支持可變速率的網(wǎng)絡(luò)設(shè)備，該網(wǎng)絡(luò)設(shè)備的成本較低。
為達(dá)到上述目的，本發(fā)明的技術(shù)方案具體是這樣實(shí)現(xiàn)的
本發(fā)明公開了 一種支持可變速率的方法，該方法包括以下步驟
物理層PHY芯片接收物理層的第一速率數(shù)據(jù)，并將所述接收數(shù)據(jù)仍以
第 一速率發(fā)送至媒體訪問(wèn)控制層MAC芯片；
MAC芯片將來(lái)自PHY芯片的第一速率數(shù)據(jù)轉(zhuǎn)換成第二速率數(shù)據(jù)后進(jìn)行處理。
本發(fā)明還公開了一種支持可變速率的網(wǎng)絡(luò)設(shè)備，該設(shè)備包括MAC芯 片和至少一個(gè)與物理層數(shù)據(jù)速率匹配的PHY芯片；所述MAC芯片包括 速率轉(zhuǎn)換模塊和MAC模塊；
所述與物理層數(shù)據(jù)速率匹配的PHY芯片，用于接收物理層的第一速率 數(shù)據(jù)，并將所述接收數(shù)據(jù)仍以第一速率發(fā)送至MAC芯片；
所述速率轉(zhuǎn)換模塊，用于將來(lái)自PHY芯片的第一速率數(shù)據(jù)轉(zhuǎn)換成第二 速率數(shù)據(jù)后發(fā)送至MAC模塊進(jìn)行處理。
由上迷技術(shù)方案可見，本發(fā)明這種PHY芯片接收物理層的第一速率數(shù) 據(jù)，并將所接收的數(shù)據(jù)仍以第一速率發(fā)送至MAC芯片，MAC芯片將來(lái)自 PHY芯片的第一速率數(shù)據(jù)轉(zhuǎn)換成第二速率數(shù)據(jù)后進(jìn)行處理的技術(shù)方案，使 得在完成速率轉(zhuǎn)換時(shí)，不需要在較多數(shù)量的PHY芯片中設(shè)置緩沖存儲(chǔ)器， 從而降低了以太網(wǎng)網(wǎng)絡(luò)設(shè)備的成本。


圖1是現(xiàn)有技術(shù)中以太網(wǎng)設(shè)備中的PHY芯片和MAC芯片的連接示意
圖2為本發(fā)明實(shí)施例一種支持可變速率的方法的流程圖3是本發(fā)明實(shí)施例實(shí)現(xiàn)支持可變速率的方法的圖形示意圖4是本發(fā)明實(shí)施例一種支持可變速率的網(wǎng)絡(luò)設(shè)備的組成結(jié)構(gòu)框圖。
具體實(shí)施例方式
圖2為本發(fā)明實(shí)施例一種支持可變速率的方法的流程圖。如圖2所示， 該方法包括以下步驟
步驟201,物理層PHY芯片接收物理層的第一速率數(shù)據(jù)，并將所接收 的數(shù)據(jù)仍以第一速率發(fā)送至媒體訪問(wèn)控制層MAC芯片。
步驟202， MAC芯片將來(lái)自PHY芯片的第一速率數(shù)據(jù)轉(zhuǎn)換成第二速率 數(shù)據(jù)后進(jìn)行處理。
上述技術(shù)方案，使得在完成速率轉(zhuǎn)換時(shí)，不需要在較多數(shù)量的PHY芯 片中設(shè)置緩沖存儲(chǔ)器，從而降低了以太網(wǎng)網(wǎng)絡(luò)設(shè)備的成本。
為使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下對(duì)本發(fā)明進(jìn)一 步詳細(xì)說(shuō)明。
圖3是本發(fā)明實(shí)施例實(shí)現(xiàn)支持可變速率的方法的圖形示意圖。參見圖3， 本發(fā)明的方案包括以下幾點(diǎn)關(guān)鍵技術(shù)
(1 ) PHY芯片和MAC芯片之間的接口采用非標(biāo)準(zhǔn)速率的媒體獨(dú)立接 口 (Mil, Medium Independent Interface )，即可變速率4妻口。
現(xiàn)有的標(biāo)準(zhǔn)速率的MII接口支持10Mbps或100Mbps，而不支持可變速 率(如33Mbps、 25Mbps等)。本發(fā)明中的方法是如果支持33Mbps的以太 網(wǎng)可變速率，就直接采用33Mbps的Mil接口速率，具體實(shí)現(xiàn)方案是將現(xiàn) 有的標(biāo)準(zhǔn)的10M/100Mbps的Mil接口的參考時(shí)鐘變更為非標(biāo)準(zhǔn)的33Mbps 的參考時(shí)鐘。這是因?yàn)镻HY芯片中各個(gè)功能模塊是按照統(tǒng)一的參考時(shí)鐘的工作的，因此只需修改參考時(shí)鐘就可以實(shí)現(xiàn)M1I接口速率的改變。
具體來(lái)說(shuō)將PHY芯片的向MAC芯片發(fā)送數(shù)據(jù)的出接口的參考時(shí)鐘， 以及MAC芯片的接收來(lái)自PHY芯片的數(shù)據(jù)的入接口的參考時(shí)鐘都設(shè)置為 第一速率的參考時(shí)鐘；這里第一速率是指PHY芯片所接收的物理層數(shù)據(jù)的 速率；PHY芯片根據(jù)所述出接口的參考時(shí)鐘將處理完的數(shù)據(jù)以第一速率從 所述出接口發(fā)送出去；MAC芯片根據(jù)所述入接口的參考時(shí)鐘以第一速率從 所述入接口接收數(shù)據(jù)。
(2) PHY芯片采用非標(biāo)準(zhǔn)速率參考時(shí)鐘工作
PHY芯片采用第一速率的參考時(shí)鐘作為處理數(shù)據(jù)的工作時(shí)鐘，以使得 接收物理層的第一速率數(shù)據(jù)的同時(shí)能夠?qū)⑻幚硗甑臄?shù)據(jù)以第一速率發(fā)送至 MAC芯片。這樣PHY芯片中就不需要設(shè)置大的數(shù)據(jù)緩沖區(qū)，從而不會(huì)增加 PHY芯片的成本。
(3) 在MAC芯片中增設(shè)速率轉(zhuǎn)換模塊，完成非標(biāo)準(zhǔn)速率到標(biāo)準(zhǔn)速率 的轉(zhuǎn)換。
由于現(xiàn)有的以太網(wǎng)MAC芯片中原本就有共享數(shù)據(jù)緩沖存儲(chǔ)模塊，因此 可以從共享數(shù)據(jù)緩沖存儲(chǔ)模塊中分出 一部分存儲(chǔ)空間用于進(jìn)行速率轉(zhuǎn)換，這 里稱之為速率轉(zhuǎn)換存儲(chǔ)模塊，而剩下的部分存儲(chǔ)空間仍作為共享數(shù)據(jù)緩沖存 儲(chǔ)模塊。用于速率轉(zhuǎn)換的速率轉(zhuǎn)換存儲(chǔ)模塊與共享數(shù)據(jù)緩沖存儲(chǔ)模塊的區(qū)別 是速率轉(zhuǎn)換存儲(chǔ)模塊兩側(cè)的讀寫操作時(shí)鐘不同， 一側(cè)是非標(biāo)準(zhǔn)速率的參考 時(shí)鐘，另一側(cè)是標(biāo)準(zhǔn)速率的參考時(shí)鐘；而共享數(shù)據(jù)緩沖存儲(chǔ)模塊兩側(cè)的時(shí)鐘 都是標(biāo)準(zhǔn)速率的參考時(shí)鐘。所以這種方案不會(huì)顯著提高M(jìn)AC芯片的成本。
圖4是本發(fā)明實(shí)施例一種支持可變速率的網(wǎng)絡(luò)設(shè)備的組成結(jié)構(gòu)框圖。如 圖4所示，該網(wǎng)絡(luò)設(shè)備包括MAC芯片和至少一個(gè)與物理層數(shù)據(jù)速率匹配 的PHY芯片(這里與物理層數(shù)據(jù)速率匹配的PHY芯片是指PHY芯片的工 作速率與物理層數(shù)據(jù)速率匹配，使得以某一速率到達(dá)PHY芯片的數(shù)據(jù)，仍 被PHY芯片以該速率發(fā)送至MAC芯片)，其中，MAC芯片包括速率轉(zhuǎn) 換模塊和MAC模塊；所述與物理層數(shù)據(jù)速率匹配的PHY芯片，用于接收物理層的第一速率
數(shù)據(jù)，并將所述接收數(shù)據(jù)仍以第一速率發(fā)送至MAC芯片；
所述速率轉(zhuǎn)換模塊，用于將來(lái)自PHY芯片的第一速率數(shù)據(jù)轉(zhuǎn)換成第二 速率數(shù)據(jù)后發(fā)送至MAC模塊進(jìn)行處理。這里，速率轉(zhuǎn)換模塊直接從MAC 芯片的入接口接收來(lái)自PHY芯片的數(shù)據(jù)，而MAC模塊相當(dāng)于現(xiàn)有的原MAC 芯片，完成現(xiàn)有的原MAC芯片的全部功能，這里不再詳述"
在圖4中，每個(gè)PHY芯片的向MAC芯片發(fā)送數(shù)據(jù)的出接口的參考時(shí) 鐘，以及MAC芯片的接收來(lái)自PHY芯片的數(shù)據(jù)的入接口的參考時(shí)鐘均為 為第一速率的參考時(shí)鐘；每個(gè)PHY芯片根據(jù)所述出接口的參考時(shí)鐘將所接 收的數(shù)據(jù)以第一速率從所述出接口發(fā)送出去；MAC芯片根據(jù)所述入接口的 參考時(shí)鐘以第 一速率從所述入接口接收數(shù)據(jù)。
在圖4中，所述每個(gè)PHY芯片將所接收數(shù)據(jù)以第一速率發(fā)送至MAC 芯片之前，進(jìn)一步對(duì)所接收的數(shù)據(jù)進(jìn)行物理層處理，且每個(gè)PHY芯片采用 第 一速率的參考時(shí)鐘作為處理數(shù)據(jù)的工作時(shí)鐘，以使得接收第 一速率數(shù)據(jù)的 同時(shí)能夠?qū)⑻幚硗甑臄?shù)據(jù)以第一速率發(fā)送至MAC芯片。
在圖4中，所述MAC芯片進(jìn)一步包括速率轉(zhuǎn)換存儲(chǔ)模塊(圖4中未 畫出)；速率轉(zhuǎn)換模塊將來(lái)自PHY芯片的數(shù)據(jù)以第一速率寫入速率轉(zhuǎn)換存儲(chǔ) 模塊，并以第二速率從速率轉(zhuǎn)換存儲(chǔ)模塊中讀出數(shù)據(jù)，以實(shí)現(xiàn)將第一速率數(shù) 據(jù)轉(zhuǎn)換成第二速率數(shù)據(jù)。
所述速率轉(zhuǎn)換存儲(chǔ)模塊為MAC芯片中的共享數(shù)據(jù)緩沖存儲(chǔ)模塊。
如圖4所示的網(wǎng)絡(luò)設(shè)備具體可以為以太網(wǎng)交換機(jī)等。
綜上所述，本發(fā)明這種PHY芯片接收物理層的第一速率數(shù)據(jù)進(jìn)行處理， 并將處理完的數(shù)據(jù)仍以第一速率(非標(biāo)準(zhǔn)速率)發(fā)送至MAC芯片，MAC 芯片中的速率轉(zhuǎn)換模塊將來(lái)自PHY芯片的第一速率數(shù)據(jù)轉(zhuǎn)換成第二速率數(shù) (標(biāo)準(zhǔn)速率)據(jù)后發(fā)送至MAC芯片中的MAC模塊進(jìn)行處理的技術(shù)方案， 使得在完成速率轉(zhuǎn)換時(shí)，不需要在較多數(shù)量的PHY芯片中設(shè)置緩沖存儲(chǔ)器， 從而降低了以太網(wǎng)網(wǎng)絡(luò)設(shè)備的成本。
8以上所述，僅為本發(fā)明的較佳實(shí)施例而已，并非用于限定本發(fā)明的保護(hù) 范圍，凡在本發(fā)明的精神和原則之內(nèi)所做的任何修改、等同替換、改進(jìn)等， 均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1、一種支持可變速率的方法，其特征在于，該方法包括以下步驟物理層PHY芯片接收物理層的第一速率數(shù)據(jù)，并將所述接收數(shù)據(jù)仍以第一速率發(fā)送至媒體訪問(wèn)控制層MAC芯片；MAC芯片將來(lái)自PHY芯片的第一速率數(shù)據(jù)轉(zhuǎn)換成第二速率數(shù)據(jù)后進(jìn)行處理。
2、 如權(quán)利要求l所述的方法，其特征在于，所述PHY芯片將所接收數(shù) 據(jù)以第一速率發(fā)送至MAC芯片包括將PHY芯片的向MAC芯片發(fā)送數(shù)據(jù)的出接口的參考時(shí)鐘，以及MAC 芯片的接收來(lái)自PHY芯片的數(shù)據(jù)的入接口的參考時(shí)鐘都設(shè)置為第一速率的 參考時(shí)鐘；PHY芯片根據(jù)所述出接口的參考時(shí)鐘將所接收的數(shù)據(jù)以第 一速率從所 述出接口發(fā)送出去；MAC芯片根據(jù)所述入接口的參考時(shí)鐘以第 一速率從所述入接口接收數(shù)據(jù)。
3、 如權(quán)利要求1所述的方法，其特征在于，所述PHY芯片將所接收 數(shù)據(jù)以第一速率發(fā)送至MAC芯片之前，進(jìn)一步對(duì)所接收的數(shù)據(jù)進(jìn)行物理層 處理；所述進(jìn)行物理層處理包括PHY芯片采用第一速率的參考時(shí)鐘作為處理數(shù)據(jù)的工作時(shí)鐘，以使得 接收第一速率數(shù)據(jù)的同時(shí)能夠?qū)⑻幚硗甑臄?shù)據(jù)以第一速率發(fā)送至MAC芯 片。
4、 如權(quán)利要求1所述的方法，其特征在于，所述MAC芯片將來(lái)自PHY 芯片的第 一 速率數(shù)據(jù)轉(zhuǎn)換成第二速率數(shù)據(jù)包括所述MAC芯片將來(lái)自PHY芯片的數(shù)據(jù)以第一速率寫入速率轉(zhuǎn)換存儲(chǔ) 模塊，并以第二速率從速率轉(zhuǎn)換存儲(chǔ)模塊中讀出數(shù)據(jù)。
5、 如權(quán)利要求4所述的方法，其特征在于，所述速率轉(zhuǎn)換存儲(chǔ)模塊為MAC芯片中的共享數(shù)據(jù)緩沖存儲(chǔ)模塊。
6、 一種支持可變速率的網(wǎng)絡(luò)設(shè)備，其特征在于，該設(shè)備包括MAC芯 片和至少一個(gè)與物理層數(shù)據(jù)速率匹配的PHY芯片；所述MAC芯片包括 速率轉(zhuǎn)換模塊和MAC模塊；所述與物理層數(shù)據(jù)速率匹配的PHY芯片，用于接收物理層的第一速率 數(shù)據(jù)，并將所述接收數(shù)據(jù)仍以第一速率發(fā)送至MAC芯片；所述速率轉(zhuǎn)換模塊，用于將來(lái)自PHY芯片的第一速率數(shù)據(jù)轉(zhuǎn)換成第二 速率數(shù)據(jù)后發(fā)送至MAC模塊進(jìn)行處理。
7、 如權(quán)利要求6所述的設(shè)備，其特征在于，芯片的接收來(lái)自PHY芯片的數(shù)據(jù)的入接口的參考時(shí)鐘均為第一速率的參考 時(shí)鐘；每個(gè)PHY芯片根據(jù)所述出接口的參考時(shí)鐘將所接收的數(shù)據(jù)以第一速率 從所述出接口發(fā)送出去；MAC芯片根據(jù)所述入接口的參考時(shí)鐘以第 一速率從所述入接口接收數(shù)據(jù)。
8、 如權(quán)利要求6所述的設(shè)備，其特征在于，所述每個(gè)PHY芯片將所接收數(shù)據(jù)以第一速率發(fā)送至MAC芯片之前， 進(jìn)一步對(duì)所接收的數(shù)據(jù)進(jìn)行物理層處理，且每個(gè)PHY芯片采用第一速率的 參考時(shí)鐘作為處理數(shù)據(jù)的工作時(shí)鐘，以使得接收第 一速率數(shù)據(jù)的同時(shí)能夠?qū)?處理完的數(shù)據(jù)以第一速率發(fā)送至MAC芯片。
9、 如權(quán)利要求6所述的設(shè)備，其特征在于，所述MAC芯片進(jìn)一步包 括速率轉(zhuǎn)換存儲(chǔ)模塊；所述速率轉(zhuǎn)換模塊將來(lái)自PHY芯片的數(shù)據(jù)以第一速率寫入速率轉(zhuǎn)換存 儲(chǔ)模塊，并以第二速率從速率轉(zhuǎn)換存儲(chǔ)模塊中讀出數(shù)據(jù)。
10、 如權(quán)利要求9所述的設(shè)備，其特征在于，所述速率轉(zhuǎn)換存儲(chǔ)模塊為 MAC芯片中的共享數(shù)據(jù)緩沖存儲(chǔ)模塊。
全文摘要
本發(fā)明公開了一種支持可變速率的方法和網(wǎng)絡(luò)設(shè)備。所述方法包括物理層PHY芯片接收物理層的第一速率數(shù)據(jù)，并將所接收的數(shù)據(jù)仍以第一速率發(fā)送至媒體訪問(wèn)控制層MAC芯片；MAC芯片將來(lái)自PHY芯片的第一速率數(shù)據(jù)轉(zhuǎn)換成第二速率數(shù)據(jù)后進(jìn)行處理。本發(fā)明的技術(shù)方案，使得在完成速率轉(zhuǎn)換時(shí)，不需要在較多數(shù)量的PHY芯片中設(shè)置緩沖存儲(chǔ)器，從而降低了以太網(wǎng)網(wǎng)絡(luò)設(shè)備的成本。
文檔編號(hào)H04L29/06GK101437033SQ20081023975
公開日2009年5月20日 申請(qǐng)日期2008年12月16日 優(yōu)先權(quán)日2008年12月16日
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