專利名稱：攝像頭視頻處理裝置的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及攝像機視頻圖像處理系統(tǒng)，特別涉及一種基于DSP+FPGA結(jié)構(gòu)的攝像頭 視頻處理裝置。
背景技術(shù)：
隨著安防產(chǎn)品市場對攝像頭產(chǎn)品的性能要求越來越高，在傳統(tǒng)技術(shù)越做越精深的同時， 應(yīng)用小波圖像處理算法來處理攝像頭視頻信號的裝置也在發(fā)展，小波分析是近年迅速發(fā)展起 來的新興學科，能自動適應(yīng)視頻信號分析的要求，從而可聚焦到信號的任意細節(jié).目前許多 小波算法的軟件實現(xiàn)已經(jīng)很成熟了；同時應(yīng)用小波圖像處理算法來處理攝像頭視頻信號的裝 置也在發(fā)展，隨著數(shù)字信號處理器(DSP)和現(xiàn)場可編程門陣列器件(FPGA)的發(fā)展，采用 DSP+FPGA的數(shù)字硬件系統(tǒng)顯示出其優(yōu)越性，可以把二者的優(yōu)點結(jié)合在一起，兼顧速度和靈 活性，而硬件裝置采用的電路結(jié)構(gòu)決定了其性能優(yōu)劣。 發(fā)明內(nèi)容
本實用新型的目的就是針對現(xiàn)狀，提供一種基于DSP+FPGA結(jié)構(gòu)的攝像頭視頻處理裝 置，本實用新型是通過下述技術(shù)方案實現(xiàn) 一種攝像頭視頻處理裝置，包括數(shù)字信號處理芯 片、現(xiàn)場可編程門陣列及輔助電路組成，輔助電路包括同步動態(tài)存儲器、先進先出器件、A/D 電路、閃存；其特征是，數(shù)字信號處理芯片和現(xiàn)場可編程門陣列之間還包含一條數(shù)據(jù)線3、 一條地址線4和一條控制線5;數(shù)據(jù)線3兩端分別連接數(shù)字處理芯片的DATE端口和現(xiàn)場可編 程門陣列的Fl端口；地址線4兩端分別連接數(shù)字處理芯片的DR端口和現(xiàn)場可編程門陣列的 F2端口 ；控制線5兩端分別連接數(shù)字處理芯片的C0N端口和現(xiàn)場可編程門陣列的F3端口 。
DSP和FPGA自帶有RAM，用于存放處理過程所需要的數(shù)據(jù)及中間結(jié)果，F(xiàn)lash ROM中 存儲DSP執(zhí)行程序和FPGA的配置數(shù)據(jù)，F(xiàn)IFO器件則用于實現(xiàn)信號處理中常用的一些操作， 如延時線、順序存儲等。
DSP+FPGA結(jié)構(gòu)最大的優(yōu)點是結(jié)構(gòu)靈活，有較強的通用性，適合于模塊化設(shè)計，從而能 夠提高算法效率；同時其開發(fā)周期較短，系統(tǒng)容易維護和擴展，適合實時信號處理；所以本 方案就是基于DSP+FPGA結(jié)構(gòu)來設(shè)計攝像頭視頻處理裝置。
數(shù)字圖像處理的目的就是對數(shù)字化后的圖像進行某些運算或處理，以提高圖像的質(zhì)量或 達到人們所要求的預(yù)期結(jié)果。由于圖像是二維信號，因此，基于DSP+FPGA結(jié)構(gòu)攝像頭視頻 處理裝置會得到更好的處理效果，從而提高攝像頭的性能。

圖1是攝像頭視頻處理裝置結(jié)構(gòu)示意圖并作為摘要附圖。
具體實施方式

攝像頭視頻處理裝置由DSP數(shù)字處理芯片1和FPGA現(xiàn)場可編程門陣列2及輔助電路組 成，輔助電路包括SDRAM同步動態(tài)隨機存儲器、FIFO先進先出器件、A7D電路、閃存(FLASH ROM); DSP數(shù)字處理芯片1和FPGA現(xiàn)場可編程門陣列2之間還包含一條數(shù)據(jù)線3、 一條 地址線4和一條控制線5;數(shù)據(jù)線3兩端分別連接DSP數(shù)字處理芯片1的DATE端口和現(xiàn)場 可編程門陣列2的Fl端口 ；地址線4兩端分別連接DSP數(shù)字處理芯片1的DR端口禾Q FPGA 現(xiàn)場可編程門陣列2的F2端口 ；控制線5兩端分別連接DSP數(shù)字處理芯片1的CON端口和 FPGA現(xiàn)場可編程門陣列2的F3端口 。
外圍電路輔助核心電路進行工作；DSP和FPGA各自帶有RAM,用于存放處理過程所 需要的數(shù)據(jù)及中間結(jié)果；FLASH ROM中存儲DSP執(zhí)行程序和FPGA的配置數(shù)據(jù)。FIFO器 件則用于實現(xiàn)信號處理中常用的一些操作，如延時線、順序存儲等。
存儲器的設(shè)計首先要考慮存儲器的速度、類型、容量是否能滿足運算要求以及性價丄匕如 何；系統(tǒng)中擴展外部存儲器，SDRAM用來在算法運算過程中對圖像數(shù)據(jù)的緩存與PCI33兼
容的SDRAM控制器最多可以設(shè)置為四個地址空間相連的SDRAM存儲塊，每個存儲塊的大 小可為16 128MB，每個存儲塊都可以獨立配置，并且與鄰近塊連續(xù)而不必考慮存儲塊的大 小和位置，這使得內(nèi)核可以把所有SDRAM都看作有單一和連續(xù)的物理地址空間。
模/數(shù)轉(zhuǎn)換部分高速A/D變換對采集到的信號數(shù)字化后，將模擬圖像信號轉(zhuǎn)換為數(shù)字 圖像信號，存入圖像存儲器中；A/D變換器采用AD卯42，其最高采樣頻率可達40MHz，精 度為12位，輸入信號范圍為±2V; FPGA現(xiàn)場可編程門陣列2系統(tǒng)采用Xilinx公司的Spartan II系列的FPGA芯片，用FPGA實現(xiàn)FIFO及擴展串口的功能。時序控制由現(xiàn)場可編程門陣 列FPGA實現(xiàn)，其實現(xiàn)的主要功能有產(chǎn)生DSP訪問的地址譯碼與控制；產(chǎn)生DMA端口訪 問DSP所需的控制信號；產(chǎn)生DSP的復位信號；產(chǎn)生A/D轉(zhuǎn)換器的轉(zhuǎn)換控制時序，包括 SCLK(串行時鐘)和CONV(轉(zhuǎn)換控制)；產(chǎn)生串口的接收幀同步信號。系統(tǒng)使用FPCA可以減 少外圍芯片的數(shù)量，而且可以比較方便地修改設(shè)計方案，為以后系統(tǒng)的擴展提供了空間。
權(quán)利要求1、一種攝像頭視頻處理裝置，包括數(shù)字信號處理芯片(1)、現(xiàn)場可編程門陣列(2)及輔助電路組成，輔助電路包括同步動態(tài)存儲器、先進先出器件、A/D電路、閃存；其特征是，數(shù)字信號處理芯片(1)和現(xiàn)場可編程門陣列(2)之間還包含一條數(shù)據(jù)線(3)、一條地址線(4)和一條控制線(5)；數(shù)據(jù)線(3)兩端分別連接數(shù)字處理芯片(1)的DATE端口和現(xiàn)場可編程門陣列(2)的F1端口；地址線(4)兩端分別連接數(shù)字處理芯片(1)的DR端口和現(xiàn)場可編程門陣列(2)的F2端口；控制線(5)兩端分別連接數(shù)字處理芯片(1)的CON端口和現(xiàn)場可編程門陣列(2)的F3端口。
專利摘要本實用新型涉及一種基于DSP+FPGA結(jié)構(gòu)的攝像頭視頻處理裝置，它包括數(shù)字處理芯片(DSP)和現(xiàn)場可編程門陣列(FPGA)及輔助電路組成；數(shù)字處理芯片(DSP)和現(xiàn)場可編程門陣列(FPGA)之間包含一條數(shù)據(jù)線、一條地址線和一條控制線，DSP+FPGA結(jié)構(gòu)優(yōu)點是結(jié)構(gòu)靈活，有較強的通用性，適合于模塊化設(shè)計，從而能夠提高算法效率；同時其開發(fā)周期較短，系統(tǒng)容易維護和擴展，適合實時信號處理，提高攝像頭的性能。
文檔編號H04N5/225GK201191885SQ20082007465
公開日2009年2月4日 申請日期2008年5月7日 優(yōu)先權(quán)日2008年5月7日
發(fā)明者莉 孟, 鄭龍周 申請人:天津三星電子有限公司