專利名稱：信令語音采集網(wǎng)關(guān)的制作方法
技術(shù)領(lǐng)域：
信令語音采集網(wǎng)關(guān)技術(shù)領(lǐng)域[0001]本實(shí)用新型可廣泛應(yīng)用針對(duì)信令網(wǎng)的運(yùn)行維護(hù)管理系統(tǒng)、增值業(yè)務(wù)系統(tǒng)或授權(quán) 部門的合法監(jiān)測(cè)系統(tǒng)。具體可用于七號(hào)信令網(wǎng)絡(luò)監(jiān)測(cè)、基于信令監(jiān)測(cè)的增值業(yè)務(wù)、話務(wù) 監(jiān)測(cè)、移動(dòng)傳輸網(wǎng)絡(luò)優(yōu)化，提供STM-I接口。
背景技術(shù)：
[0002]隨著通信技術(shù)的不斷發(fā)展，通信網(wǎng)絡(luò)日益復(fù)雜。信令是通信網(wǎng)的神經(jīng)，支撐和 控制著通信網(wǎng)的正常運(yùn)行。七號(hào)信令是目前國(guó)內(nèi)最主要的局間信令，在固定網(wǎng)、移動(dòng)網(wǎng) 上都得到了廣泛采用。七號(hào)信令系統(tǒng)是數(shù)字通信網(wǎng)中采用最多的公共信道信號(hào)技術(shù)，隨 著七號(hào)信令的普及，七號(hào)信令的業(yè)務(wù)量不斷增加，特別是在移動(dòng)信令網(wǎng)上，原有64kbps 信令鏈路已經(jīng)不能完全適應(yīng)業(yè)務(wù)量增長(zhǎng)的需求；目前，我們公司已有的嵌入式多通道信 令采集設(shè)備已經(jīng)能解決以上問題，但是當(dāng)前的信號(hào)傳輸方式已經(jīng)擴(kuò)展到利用光纖，信號(hào) 在光纖中傳輸?shù)膬?yōu)勢(shì)非常明顯，并且光纖網(wǎng)絡(luò)覆蓋面越來越廣，應(yīng)該充分利用。發(fā)明內(nèi)容[0003]為了克服現(xiàn)有信令采集系統(tǒng)容量小，擴(kuò)展性差，傳輸速率低等不足，本實(shí)用新 型的目的是提供一種信令語音采集網(wǎng)關(guān)，該設(shè)備采用模塊化設(shè)計(jì)，單臺(tái)提供最多4對(duì) 155M光纖接入；設(shè)備同時(shí)對(duì)IOM條64K滿負(fù)荷信令通道或32條單向高速2Mbps信令鏈 路進(jìn)行采集；支持64K信令鏈路和高速2M信令鏈路的混合采集；可以對(duì)所有通道數(shù)據(jù) 按接收到的時(shí)間進(jìn)行排序，并將消息信令單元通過以太網(wǎng)口發(fā)出；同時(shí)，該設(shè)備還支持 2048個(gè)通道的語音采集、疊加，并通過以太網(wǎng)口發(fā)出；支持多臺(tái)設(shè)備堆疊使用，以獲得 更大容量；可同時(shí)支持多個(gè)客戶端連接；采用高速DSP處理器、高性能的嵌入式CPU。[0004]為了實(shí)現(xiàn)上述目的，本實(shí)用新型采用以下技術(shù)方案一種信令語音采集網(wǎng)關(guān)， 它主要由殼體和內(nèi)置于殼體內(nèi)的信令語音采集板、嵌入式處理器和雙路光接口板構(gòu)成； 信令語音采集板固定在殼體內(nèi)，嵌入式處理器通過連接器與信令語音采集板相連，處于 信令語音采集板上方，雙路光接口板通過側(cè)面的連接器與信令語音采集板相連；[0005]所述信令語音采集板的語音和信令數(shù)據(jù)處理通路由時(shí)隙交換電路、時(shí)鐘同步 器、現(xiàn)場(chǎng)可編程門陣列FPGA、數(shù)字信號(hào)處理DSP電路構(gòu)成；雙路光接口板的數(shù)據(jù)處理 通路由時(shí)隙交換電路、現(xiàn)場(chǎng)可編程門陣列FPGA、收發(fā)器、SFP模塊構(gòu)成；時(shí)隙交換電路 主要由時(shí)隙交換芯片構(gòu)成；[0006]時(shí)隙交換電路、FPGA、DSP、嵌入式處理器的地址總線、數(shù)據(jù)總線、控制總 線相連；時(shí)隙交換電路中的時(shí)隙交換芯片輸出碼流有兩個(gè)方向，一路與雙路光接口板的 時(shí)隙交換芯片相連接，另一路與FPGA的串行碼流輸入端相連；FPGA的EDMA同步 信號(hào)輸出端與DSP的并行數(shù)據(jù)輸入端EMIFA相連；DSP的輸入/輸出端EMIFB與外擴(kuò) SDRAM的輸入/輸出端相連；DSP的輸出碼流MCBSP 口與FPGA相連；DSP的PCI/ HPI復(fù)用端口與嵌入式處理器的PCI 口相連；信令語音采集板上設(shè)有兩個(gè)千兆網(wǎng)口和一個(gè)串口；信令語音采集板通過千兆網(wǎng)絡(luò)接口電路與計(jì)算機(jī)千兆網(wǎng)口相連；嵌入式處理器的 調(diào)試信號(hào)通過信令語音采集板的串口與計(jì)算機(jī)串口接口電路相連。[0007]雙路光接口板的時(shí)隙交換芯片一路碼流與信令語音采集板的時(shí)隙交換芯片相 連，另一路與雙路光接口板的FPGA相連；FPGA的另一路串行碼流與收發(fā)器相連；收發(fā) 器有兩路串行碼流分別與兩個(gè)SFP模塊相連。[0008]該設(shè)備還設(shè)有SONET/SDH系統(tǒng)時(shí)鐘同步器，主要是產(chǎn)生系統(tǒng)同步時(shí)鐘給時(shí)隙 交換芯片、FPGA、DSP、收發(fā)器；另外，還有一個(gè)鎖相環(huán)，為收發(fā)器提供參考時(shí)鐘。[0009]所述殼體由上、下兩部分組成，上、下殼體通過螺釘固定在一起；電源模塊和 信令語音采集板固定在下殼體上，兩個(gè)千兆網(wǎng)口、串口、電源指示燈、系統(tǒng)運(yùn)行指示燈 以及8路光口運(yùn)行指示燈設(shè)置在下殼體前面板上；下殼體后面板上是4個(gè)雙路光接口板插 口、電源接口和電源開關(guān)。[0010]本實(shí)用新型的特點(diǎn)是大容量，單臺(tái)設(shè)備可提供4對(duì)STM-I接入，實(shí)時(shí)采集 STM-I線路上的七號(hào)信令，對(duì)STM-I線路上的語音通道錄音。


[0011]圖1為本實(shí)用新型電路板組成示意框圖[0012]圖2為本實(shí)用新型信令語音采集板控制電路的原理框圖[0013]圖3為本實(shí)用新型雙路光接口板控制電路的原理框圖[0014]圖4為信令語音采集板上時(shí)隙交換芯片各引腳具體連接圖[0015]圖5為信令語音采集板上FPGA的A部分各引腳具體連接圖[0016]圖6為信令語音采集板上FPGA的B、C部分各引腳具體連接圖[0017]圖7為DSP的A部分各引腳連接圖[0018]圖8為DSP的B部分各引腳連接圖[0019]圖9為DSP的C、D、F三部分各引腳具體連接圖[0020]圖10為DSP的E部分各引腳具體連接圖[0021]圖11為雙路光接口板的時(shí)隙交換芯片各引腳具體連接圖[0022]圖12為雙路光接口板上FPGA各引腳具體連接圖[0023]圖13為雙路光接口板上收發(fā)器的A、B部分各引腳具體連接圖[0024]圖14為雙路光接口板上收發(fā)器的C、D、E部分各引腳具體連接圖[0025]圖15為雙路光接口板上SFP模塊具體連接圖具體實(shí)施方式
[0026]如圖1所示，本實(shí)用新型信令語音采集網(wǎng)關(guān)主要由信令語音采集板、嵌入式處 理器和雙路光接口板構(gòu)成；信令語音采集板通過螺釘固定在下殼體上，嵌入式處理器 通過連接器置于信令語音采集板的上方，雙路光接口板通過連接器插到信令語音采集板 上。[0027]如圖2所示，本實(shí)用新型的信令語音采集板控制電路包括時(shí)隙交換電路(主要由 時(shí)隙交換芯片構(gòu)成)、FPGA模塊、數(shù)字信號(hào)處理電路(主要由兩片DSP構(gòu)成)、時(shí)鐘同 步器、嵌入式處理器。[0028]時(shí)隙交換芯片的16M串行碼流輸入/輸出口與4塊雙路光接口板的串行碼流輸入 /輸出口相連；時(shí)隙交換芯片的另一組16M串行碼流輸入/輸出口與FPGA的串行碼流 輸入/輸出口相連；FPGA轉(zhuǎn)換的64位并行數(shù)據(jù)與DSP的EMIFA并行數(shù)據(jù)輸入端相連； DSP的EMIFB并行數(shù)據(jù)輸入/輸出端與外擴(kuò)SDRAM的輸入/輸出端相連；DSP的碼流 輸入端與時(shí)隙交換芯片相連，輸出端與FPGA相連；DSP的PCI/HPI復(fù)用端口與嵌入式 處理器的PCI 口相連；嵌入式處理器的千兆以及串口接口電路與計(jì)算機(jī)接口電路相連。[0029]如圖3所示，本實(shí)用新型的雙路光接口板控制電路包括時(shí)隙交換電路(主要由時(shí) 隙交換芯片構(gòu)成)、FPGA模塊、收發(fā)器、鎖相環(huán)、2個(gè)SFP模塊。[0030]時(shí)隙交換芯片的16路16M串行碼流輸入/輸出口與FPGA的串行碼流輸入/輸 出口相連；FPGA的11路32M串行碼流輸入/輸出口與接收器的串行碼流輸入/輸出口 相連；鎖相環(huán)的時(shí)鐘信號(hào)輸出端與接收器的參考時(shí)鐘信號(hào)輸入端相連；接收器的兩組串 行碼流輸入/輸出口分別與SFP模塊的串行碼流輸入/輸出口相連。[0031]如圖4所示，時(shí)隙交換芯片的8路數(shù)據(jù)線輸入輸出端與圖5所示U45A的數(shù)據(jù)線 輸入輸出端相連；時(shí)隙交換芯片的16路數(shù)據(jù)線輸入輸出端與圖11所示U2A的數(shù)據(jù)線輸 入輸出端相連；時(shí)隙交換芯片的14路地址線輸入輸出端(引腳31 23、20 16)與圖 11所示U2A的地址線輸入輸出端(引腳31 16)相連；時(shí)隙交換芯片的6路地址線輸 入輸出端(引腳31 四、14 16)與圖5所示U45A的地址線輸入輸出端(引腳202、 197、196、179、175、174)相連；時(shí)隙交換芯片的串行碼流輸入端與圖5所示U45A的輸 出端相連；時(shí)隙交換芯片的串行碼流輸出端與圖5所示U45A的輸入端相連，同時(shí)也與圖 11所示4塊雙路光接口板的時(shí)隙交換芯片U2A的串行碼流輸入端相連；時(shí)隙交換芯片的 4組串行碼流輸入端分別與圖11所示4塊雙路光接口板的時(shí)隙交換芯片U2A的串行碼流 輸出端相連。[0032]如圖5、圖6所示，F(xiàn)PGA的串行碼流輸入口與時(shí)隙交換芯片的輸出口相連，接 收到串行碼流后將其轉(zhuǎn)換為并行數(shù)據(jù)。FPGA的并行數(shù)據(jù)輸出口與圖7所示UlA(DSP) 的并行數(shù)據(jù)輸入口相連。[0033]如圖8 所示，DSP 的地址線(引腳 A14、C14、D14、A15、B15、C15、D15、 A16、B16、C16、D16、A17、B17、C17、D17)與外擴(kuò) SDRAM 的地址線(引腳 23 26,四 34、22、35、36、20、21)相連，DSP 的數(shù)據(jù)線(引腳 BIO、D10、A9、C10、 B9、D9、B8、C9、A7、C8、B7、D8、A6、C7、B6、D7)與外擴(kuò) SDRAM 的數(shù)據(jù)線 (引腳 2、4、5、7、8、10、11、13、42、44、45、47、48、50、51、53)相連。[0034]如圖9所示，DSP通過PCI 口與嵌入式處理器相連，將排序處理過的數(shù)據(jù)送往嵌 入式處理器。[0035]如圖10所示，DSP的同步信號(hào)輸入口與FPGA的同步信號(hào)輸出口相連，收到同 步信號(hào)后啟動(dòng)并行數(shù)據(jù)接收。[0036]如圖11所示，時(shí)隙交換芯片的串行碼流輸入端與圖12中FPGA的輸出口相連； 時(shí)隙交換芯片的串行碼流輸出端與圖4中U3的輸入端相連；時(shí)隙交換芯片的數(shù)據(jù)線與 FPGA的數(shù)據(jù)線、圖13中收發(fā)器的數(shù)據(jù)線相連；時(shí)隙交換芯片的地址線(引腳16 20、 23 31)與圖12中FPGA的地址線(引腳對(duì)、29、52、48、47)、圖13中收發(fā)器的地址 線(引腳 U27 U25、V30 \^6、W30 W27、Y30、Y29, AA30、AA29)相連。[0037]圖12所示，F(xiàn)PGA的11路串行數(shù)據(jù)流輸入端與圖14所示UlOE的串行數(shù)據(jù)輸出 端相連；FPGA的8路數(shù)據(jù)線與圖13所示UlOA的數(shù)據(jù)線相連。[0038]圖13所示，收發(fā)器的串行數(shù)據(jù)輸入端與圖15所示U7A、U8A的串行數(shù)據(jù)輸出 端相連；收發(fā)器的串行數(shù)據(jù)輸出端與圖15所示U7A、U8A的串行數(shù)據(jù)輸入端相連。[0039]如圖14所示，收發(fā)器的另外3路串行數(shù)據(jù)輸入端與圖12所示Ul的串行數(shù)據(jù)輸 出端相連。[0040]本實(shí)用新型控制電路板自帶有串口接口模塊，可以直接與計(jì)算機(jī)的串口相連進(jìn) 行數(shù)據(jù)交換，方便對(duì)設(shè)備進(jìn)行配置、調(diào)試。
權(quán)利要求1.一種信令語音采集網(wǎng)關(guān)，其特征在于它主要由殼體和內(nèi)置于殼體內(nèi)的信令語音 采集板、嵌入式處理器和雙路光接口板構(gòu)成；信令語音采集板固定在殼體內(nèi)，嵌入式處 理器通過連接器與信令語音采集板相連，處于信令語音采集板上方，雙路光接口板通過 側(cè)面的連接器與信令語音采集板相連；所述信令語音采集板的語音和信令數(shù)據(jù)處理通路由時(shí)隙交換電路、時(shí)鐘同步器、現(xiàn) 場(chǎng)可編程門陣列FPGA、數(shù)字信號(hào)處理電路DSP構(gòu)成；雙路光接口板的數(shù)據(jù)處理通路由 時(shí)隙交換電路、現(xiàn)場(chǎng)可編程門陣列FPGA、收發(fā)器、SFP模塊構(gòu)成；時(shí)隙交換電路主要由 時(shí)隙交換芯片構(gòu)成；時(shí)隙交換電路、FPGA、DSP、嵌入式處理器的地址總線、數(shù)據(jù)總線、控制總線相 連；電隙交換電路中的時(shí)隙交換芯片輸出碼流有兩個(gè)方向，一路與雙路光接口板的時(shí)隙 交換芯片相連接，另一路與FPGA的串行碼流輸入端相連；FPGA的EDMA同步信號(hào)輸 出端與DSP的并行數(shù)據(jù)輸入端EMIFA相連；DSP的輸入/輸出端EMIFB與外擴(kuò)SDRAM 的輸入/輸出端相連；DSP的輸出碼流MCBSP 口與FPGA相連；DSP的PCI/HPI復(fù)用 端口與嵌入式處理器的PCI端口相連；信令語音采集板通過千兆網(wǎng)絡(luò)接口電路與計(jì)算機(jī) 千兆網(wǎng)口相連；嵌入式處理器的調(diào)試信號(hào)通過信令語音采集板的串口與計(jì)算機(jī)串口接口 電路相連；雙路光接口板的時(shí)隙交換芯片一路碼流與信令語音采集板的時(shí)隙交換芯片相連，另 一路與雙路光接口板的FPGA相連；FPGA的另一路串行碼流與收發(fā)器相連；收發(fā)器還有 兩路串行碼流分別與兩個(gè)SFP模塊相連。
2.根據(jù)權(quán)利要求1所述的一種信令語音采集網(wǎng)關(guān)，其特征在于它還設(shè)有SONET/ SDH系統(tǒng)時(shí)鐘同步器，主要是產(chǎn)生系統(tǒng)同步時(shí)鐘給時(shí)隙交換芯片、FPGA、DSP、收發(fā) 器；另外，還有一個(gè)鎖相環(huán)，為收發(fā)器提供參考時(shí)鐘。
3.根據(jù)權(quán)利要求1所述的一種信令語音采集網(wǎng)關(guān)，其特征在于所述信令語音采集 板上設(shè)有兩個(gè)千兆網(wǎng)口、一個(gè)串口。
4.根據(jù)權(quán)利要求1所述的一種信令語音采集網(wǎng)關(guān)，其特征在于所述殼體由上、 下兩部分組成，上、下殼體通過螺釘固定在一起；電源模塊和信令語音采集板固定在下 殼體上，兩個(gè)千兆網(wǎng)口、串口、電源指示燈、系統(tǒng)運(yùn)行指示燈以及8路光口運(yùn)行指示燈 設(shè)置在下殼體前面板上；下殼體后面板上是4個(gè)雙路光接口板插口、電源接口和電源開 關(guān)。
專利摘要一種信令語音采集網(wǎng)關(guān)，主要由殼體、內(nèi)置于殼體內(nèi)的信令語音采集板、嵌入式處理器和雙路光接口板構(gòu)成。所述信令語音采集板的語音和信令數(shù)據(jù)處理通路由時(shí)隙交換芯片、時(shí)鐘同步芯片、FPGA、DSP構(gòu)成；雙路光接口板的數(shù)據(jù)處理通路由時(shí)隙交換芯片、FPGA、收發(fā)器、SFP模塊構(gòu)成。單臺(tái)提供最多4對(duì)155M光纖接入；設(shè)備同時(shí)對(duì)1024條64K滿負(fù)荷信令通道或32條單向高速2Mbps信令鏈路進(jìn)行采集；支持64K信令鏈路和高速2M信令鏈路的混合采集；可以對(duì)所有通道數(shù)據(jù)按接收到的時(shí)間進(jìn)行排序，并通過以太網(wǎng)口發(fā)出；該設(shè)備還支持2048個(gè)通道的語音采集、疊加；支持多臺(tái)設(shè)備堆疊使用；可同時(shí)支持多個(gè)客戶端連接；嵌入式處理器通過串口與計(jì)算機(jī)串口相連進(jìn)行系統(tǒng)配置及調(diào)試。
文檔編號(hào)H04L12/66GK201813391SQ20092027061
公開日2011年4月27日 申請(qǐng)日期2009年11月20日 優(yōu)先權(quán)日2009年11月20日
發(fā)明者龐志耕 申請(qǐng)人:北京五岳鑫信息技術(shù)股份有限公司