專利名稱：一種高性能低功耗cavlc解碼器設(shè)計(jì)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及視頻熵編碼領(lǐng)域，特別是一種高性能低功耗CAVLC解碼器設(shè)計(jì)方法。
背景技術(shù)：
目前最新的國(guó)際視頻壓縮標(biāo)準(zhǔn)H. 264提高編碼效率的一個(gè)關(guān)鍵技術(shù)是使用熵編 碼。熵編碼也叫統(tǒng)計(jì)編碼，是建立在信源的統(tǒng)計(jì)特性基礎(chǔ)上的無損壓縮編碼方法，它生成的 碼流可以經(jīng)解碼無失真地恢復(fù)出原數(shù)據(jù)。在H. 264中使用的CAVLC是基于上下文自適應(yīng)的 可變長(zhǎng)編碼的縮寫。CAVLC通過根據(jù)已編碼語法元素的情況，動(dòng)態(tài)調(diào)整編碼中使用的碼表， 取得了極高的壓縮比。主要用于亮度和色度殘差數(shù)據(jù)的編碼。

發(fā)明內(nèi)容
本高性能低功耗CAVLC解碼器設(shè)計(jì)方法提出PCCF、ZCS、HLLT、ZTEBA和IDS這5項(xiàng) 技術(shù)提升CAVLC解碼器的性能，減小CAVLC的各項(xiàng)功耗。PCCF技術(shù)是指系統(tǒng)的各個(gè)部件都 有使能信號(hào)，在當(dāng)前部件沒有操作的情況下，進(jìn)入低能耗的狀態(tài)。ZCS技術(shù)是指在解碼過程 中能自動(dòng)識(shí)別全零的塊，并且跳過不進(jìn)行解碼的技術(shù)。HLLT技術(shù)是將表的入口點(diǎn)從平面遍 歷式的訪問改為層次性的根據(jù)概率模型使出現(xiàn)頻率高的入口點(diǎn)優(yōu)先訪問的技術(shù)。ZTEBA技 術(shù)是根據(jù)算術(shù)邏輯去除左邊零表的技術(shù)。IDS是提升訪問緩存性能的交叉雙重堆棧技術(shù)。本發(fā)明的目的是通過以下部分組成實(shí)現(xiàn)的1.系統(tǒng)整體架構(gòu)描述本設(shè)計(jì)包括CoefT_token解碼器、Tl解碼器、Level解碼 器、Totalzero解碼器、Rurubefore解碼器、閃存單元、參數(shù)接口、預(yù)測(cè)數(shù)據(jù)讀/寫模塊、IDS 緩存和控制器。使用了 PCCF技術(shù)，即各個(gè)部分都有使能信號(hào)，當(dāng)不使用時(shí)，就讓部件進(jìn)入低 功耗狀態(tài)。其中控制器首先決定當(dāng)前CAVLC的處理階段，如果在CoeffJoken解碼階段，準(zhǔn) 備待處理的非零系數(shù)個(gè)數(shù)，完成Coeff_token解碼后，處理Tl解碼和Level解碼過程的計(jì) 數(shù)，之后解碼全零值，最后解碼出每個(gè)非零系數(shù)?？刂破鲿?huì)將Level解碼和Rurubefore解 碼的結(jié)果輸入到IDS，并且使用ZCS技術(shù)，即跳過全零碼字的解碼，進(jìn)一步減少運(yùn)算時(shí)間和 功耗。2. Coeff_token解碼器的實(shí)現(xiàn)描述為使用HLLT技術(shù)降低入口點(diǎn)個(gè)數(shù)，將查找表 LUT從一個(gè)大的表劃分為分層次的小表，出現(xiàn)頻繁的碼字賦予小的索引號(hào)，出現(xiàn)不頻繁的碼 字賦予大的索引號(hào)。3. Tl解碼器的實(shí)現(xiàn)描述為使用反相器和比較器構(gòu)建Tl解碼器。4. Level解碼器的實(shí)現(xiàn)描述為=Level解碼器主要用來解碼非零系數(shù)的幅值，使用 Level_VLC0 Level_VLC7這7個(gè)表。Level_VLC0這個(gè)表有2種結(jié)束條件，而其他6個(gè)表 只有1種結(jié)束條件；而且LevelJLCO中計(jì)算的碼長(zhǎng)和幅值大小也不同于其他6個(gè)表。為了 節(jié)省硬件開銷，本發(fā)明使用邏輯元件實(shí)現(xiàn)上述這7個(gè)表。5. Totalzero解碼器的實(shí)現(xiàn)描述為根據(jù)塊的屬性和TotalCoeff參數(shù)值來對(duì)表進(jìn) 行劃分，不使用HLLT技術(shù)。
6. Run_before解碼器的實(shí)現(xiàn)描述為Run_bef0re解碼器共有45個(gè)入口點(diǎn)。使用 ZTEBA技術(shù)，用算術(shù)邏輯排除剩余零表。7. IDS緩存的實(shí)現(xiàn)描述為IDS緩存在CAVLC解碼器和反量化器之間進(jìn)行數(shù)據(jù)傳輸。本發(fā)明使用0. 1SymCMOS工藝實(shí)現(xiàn)后，使用了 4720個(gè)邏輯門元件，最高工作頻率 為175MHz，平均解碼一個(gè)宏塊使用384個(gè)時(shí)鐘周期，滿足HDlOSOi的高清數(shù)字電視應(yīng)用。


下面結(jié)合附圖做一些說明。圖1.系統(tǒng)整體框架圖。圖2. Coeff_token解碼器結(jié)構(gòu)圖。圖3. Level解碼器結(jié)構(gòu)圖。圖4. Run_before解碼器結(jié)構(gòu)圖。圖5. IDS緩存結(jié)構(gòu)圖。具體實(shí)施過程對(duì)高性能低功耗CAVLC解碼器設(shè)計(jì)方法，具體實(shí)施步驟描述如下1.完成Coeff_token解碼器電路設(shè)計(jì)。2.完成Tl解碼器電路設(shè)計(jì)。3.完成Level解碼器電路設(shè)計(jì)。4.完成Totalzero解碼器電路設(shè)計(jì)。5.完成Run_before解碼器電路設(shè)計(jì)。6.完成IDS緩存電路設(shè)計(jì)。7.根據(jù)系統(tǒng)結(jié)構(gòu)圖完成系統(tǒng)各部件整合電路。
權(quán)利要求
1.一種高性能低功耗CAVLC解碼器設(shè)計(jì)方法，其特征在于，包括如下步驟1)完成系統(tǒng)整體架構(gòu)設(shè)計(jì)。2)完成CoeffJoken解碼器電路設(shè)計(jì)。3)完成Tl解碼器電路設(shè)計(jì)。4)完成Level解碼器電路設(shè)計(jì)。5)完成Totalzero解碼器電路設(shè)計(jì)。6)完成Rim_bef0re解碼器電路設(shè)計(jì)。7)完成IDS緩存電路設(shè)計(jì)。
2.如權(quán)利要求1所述的高性能低功耗CAVLC解碼器設(shè)計(jì)方法，其特征在于所述步驟1) 中系統(tǒng)整體架構(gòu)設(shè)計(jì)，如下所述本設(shè)計(jì)包括Coeff_token解碼器、Tl解碼器、Level解碼器、Totalzero解碼器、Run_ before解碼器、閃存單元、參數(shù)接口、預(yù)測(cè)數(shù)據(jù)讀/寫模塊、IDS緩存和控制器。使用了 PCCF 技術(shù)，即各個(gè)部分都有使能信號(hào)，當(dāng)不使用時(shí)，就讓部件進(jìn)入低功耗狀態(tài)。其中控制器首先 決定當(dāng)前CAVLC的處理階段，如果在CoeffJoken解碼階段，準(zhǔn)備待處理的非零系數(shù)個(gè)數(shù)， 完成Coeff^token解碼后，處理Tl解碼和Level解碼過程的計(jì)數(shù)，之后解碼全零值，最后解 碼出每個(gè)非零系數(shù)?？刂破鲿?huì)將Level解碼和Rim_before解碼的結(jié)果輸入到IDS，并且使 用ZCS技術(shù)，即跳過全零碼字的解碼，進(jìn)一步減少運(yùn)算時(shí)間和功耗。
3.如權(quán)利要求1所述的高性能低功耗CAVLC解碼器設(shè)計(jì)方法，其特征在于所述步驟2) 中CoeffJoken解碼器電路設(shè)計(jì)，如下所述使用HLLT技術(shù)降低入口點(diǎn)個(gè)數(shù)，將查找表LUT從一個(gè)大的表劃分為分層次的小表，出 現(xiàn)頻繁的碼字賦予小的索引號(hào)，出現(xiàn)不頻繁的碼字賦予大的索引號(hào)。
4.如權(quán)利要求1所述的高性能低功耗CAVLC解碼器設(shè)計(jì)方法，其特征在于所述步驟3) 中Tl解碼器電路設(shè)計(jì)，如下所述只使用反相器和比較器構(gòu)建Tl解碼器。
5.如權(quán)利要求1所述的高性能低功耗CAVLC解碼器設(shè)計(jì)方法，其特征在于所述步驟4) 中Level解碼器電路設(shè)計(jì)，如下所述Level解碼器主要用來解碼非零系數(shù)的幅值，使用LevelJLCO Level_VLC7這7個(gè) 表。Level_VLCO這個(gè)表有2種結(jié)束條件，而其他6個(gè)表只有1種結(jié)束條件；而且LevelJLCO 中計(jì)算的碼長(zhǎng)和幅值大小也不同于其他6個(gè)表。為了節(jié)省硬件開銷，本發(fā)明使用邏輯元件 實(shí)現(xiàn)上述這7個(gè)表。
6.如權(quán)利要求1所述的高性能低功耗CAVLC解碼器設(shè)計(jì)方法，其特征在于所述步驟5) 中Totalzero解碼器電路設(shè)計(jì)，如下所述根據(jù)塊的屬性和TotalCoefT參數(shù)值來對(duì)表進(jìn)行劃分，不使用HLLT技術(shù)。
7.如權(quán)利要求1所述的高性能低功耗CAVLC解碼器設(shè)計(jì)方法，其特征在于所述步驟6) 中Rim_bef0re解碼器電路設(shè)計(jì)，如下所述Run_before解碼器共有45個(gè)入口點(diǎn)。使用ZTEBA技術(shù)，用算術(shù)邏輯排除剩余零表。
8.如權(quán)利要求1所述的高性能低功耗CAVLC解碼器設(shè)計(jì)方法，其特征在于所述步驟7) 中IDS緩存電路設(shè)計(jì)，如下所述IDS緩存在CAVLC解碼器和反量化器之間進(jìn)行數(shù)據(jù)傳輸。
全文摘要
一種高性能低功耗CAVLC解碼器設(shè)計(jì)方法。本發(fā)明提出PCCF、ZCS、HLLT、ZTEBA和IDS這5項(xiàng)技術(shù)提升CAVLC解碼器的性能，減小CAVLC的各項(xiàng)功耗。PCCF技術(shù)是指系統(tǒng)的各個(gè)部件都有使能信號(hào)，在當(dāng)前部件沒有操作的情況下，進(jìn)入低能耗的狀態(tài)。ZCS技術(shù)是指在解碼過程中能自動(dòng)識(shí)別全零的塊，并且跳過不進(jìn)行解碼的技術(shù)。HLLT技術(shù)是將表的入口點(diǎn)從平面遍歷式的訪問改為層次性的根據(jù)概率模型使出現(xiàn)頻率高的入口點(diǎn)優(yōu)先訪問的技術(shù)。ZTEBA技術(shù)是根據(jù)算術(shù)邏輯去除左邊零表的技術(shù)。IDS是提升訪問緩存性能的交叉雙重堆棧技術(shù)。
文檔編號(hào)H04N7/26GK102148971SQ20101010607
公開日2011年8月10日 申請(qǐng)日期2010年2月4日 優(yōu)先權(quán)日2010年2月4日
發(fā)明者楊華嵐 申請(qǐng)人:成都市世嘉電子實(shí)業(yè)有限公司