專利名稱：一種現(xiàn)場總線的數(shù)據(jù)復(fù)制裝置的制作方法
技術(shù)領(lǐng)域：
本實用新型屬于現(xiàn)場總線控制技術(shù)領(lǐng)域，具體地說是一種實現(xiàn)同一現(xiàn)場總線鏈路及不同鏈路間數(shù)據(jù)無干擾復(fù)制的裝置。
背景技術(shù)：
近幾年，現(xiàn)場總線技術(shù)在工業(yè)自動化領(lǐng)域中應(yīng)用廣泛，基于現(xiàn)場總線通信具有可靠性高、傳輸速率高等特點，與現(xiàn)場總線相關(guān)的設(shè)備層出不窮，但是還沒有將一種現(xiàn)場總線鏈路中的數(shù)據(jù)實時、無干擾的復(fù)制到另外一種現(xiàn)場總線鏈路中的裝置。PCI接口已成為廣泛使用的微型計算機標準接口，關(guān)于現(xiàn)場總線的PCI接口也很多，例如專利文獻200420120374. 9提到的ftx)fibuS現(xiàn)場總線PCI卡，具有數(shù)據(jù)存儲功能， 但是此PCI卡是利用PCI接口完成現(xiàn)場總線的通信功能，不具有復(fù)制現(xiàn)場總線鏈路中的數(shù)據(jù)并通過PCI接口進行轉(zhuǎn)發(fā)的功能，且只能運用ftOfibus現(xiàn)場總線，形式相對單一。

實用新型內(nèi)容本實用新型的目的是提供一種現(xiàn)場總線的數(shù)據(jù)復(fù)制的裝置，采用PHY芯片和FPGA 的共同作用的硬件平臺，結(jié)合FPGA的可編程性和不同現(xiàn)場總線的特點，實現(xiàn)同一現(xiàn)場總線鏈路及不同鏈路間數(shù)據(jù)復(fù)制，解決了現(xiàn)場總線鏈路中數(shù)據(jù)信息實時、無干擾復(fù)制的問題，具有可靠性高，易于實現(xiàn)的特點。實現(xiàn)本實用新型的目的所采用的具體技術(shù)方案為一種現(xiàn)場總線的數(shù)據(jù)復(fù)制的裝置，實現(xiàn)現(xiàn)場總線鏈路中通信數(shù)據(jù)實時無干擾的復(fù)制，該裝置包括FPGA模塊、PCI接口和多個現(xiàn)場總線通信接口，所述PCI接口和現(xiàn)場總線通信接口均與FPGA模塊連接，F(xiàn)PGA模塊通過現(xiàn)場總線通信接口復(fù)制現(xiàn)場總線鏈路中的數(shù)據(jù)， 該數(shù)據(jù)通過現(xiàn)場總線通信接口發(fā)送到現(xiàn)場總線鏈路中，同時也可將復(fù)制的數(shù)據(jù)通過PCI接口傳輸?shù)酵獠吭O(shè)備。所述FPGA模塊包括PCI核、數(shù)據(jù)存儲子模塊和多個通信子模塊。每個通信子模塊對應(yīng)一個現(xiàn)場總線通信接口，每個通信子模塊包括數(shù)據(jù)復(fù)制單元和數(shù)據(jù)發(fā)送單元。所述數(shù)據(jù)存儲子模塊與各通信子模塊的數(shù)據(jù)復(fù)制單元和數(shù)據(jù)發(fā)送單元均連接，各數(shù)據(jù)復(fù)制單元復(fù)制現(xiàn)場總線鏈路中的數(shù)據(jù)，并存儲于數(shù)據(jù)存儲子模塊中，存儲的數(shù)據(jù)通過數(shù)據(jù)發(fā)送單元發(fā)送到現(xiàn)場總線鏈路中，同時可通過PCI核將存儲的數(shù)據(jù)傳輸?shù)酵獠吭O(shè)備。所述PCI核與所述數(shù)據(jù)存儲子模塊連接，并連接到所述PCI接口，用于將數(shù)據(jù)存儲子模塊中的數(shù)據(jù)傳輸?shù)酵獠吭O(shè)備。各現(xiàn)場總線通信接口對應(yīng)的數(shù)據(jù)復(fù)制單元復(fù)制的數(shù)據(jù)均存儲于數(shù)據(jù)存儲子模塊中的數(shù)據(jù)，各現(xiàn)場總線通信接口對應(yīng)的數(shù)據(jù)發(fā)送單元可從該數(shù)據(jù)存儲子模塊中讀取屬于自身現(xiàn)場總線通信接口對應(yīng)的數(shù)據(jù)復(fù)制單元復(fù)制的數(shù)據(jù)并發(fā)送到現(xiàn)場總線鏈路中，也可從該數(shù)據(jù)存儲子模塊中讀取其他現(xiàn)場總線通信接口對應(yīng)的數(shù)據(jù)復(fù)制單元復(fù)制的數(shù)據(jù)并發(fā)送到現(xiàn)場總線鏈路中。也就是說，該裝置在現(xiàn)場總線鏈路中有兩種連接方式，可以實現(xiàn)兩種復(fù)制功能第一種，多個現(xiàn)場總線通信接口中的兩個串聯(lián)到同一個現(xiàn)場總線鏈路中，直接截獲現(xiàn)場總線鏈路中通過的下行和上行數(shù)據(jù)，在FPGA模塊中進行數(shù)據(jù)復(fù)制，并將復(fù)制的數(shù)據(jù)通過 PCI接口傳輸?shù)綆CI接口的設(shè)備；第二種，多個現(xiàn)場總線通信接口串聯(lián)到不同的現(xiàn)場總線鏈路中，一個現(xiàn)場總線通信接口截獲現(xiàn)場總線鏈路中數(shù)據(jù)，在FPGA模塊中進行數(shù)據(jù)復(fù)制， 并通過其他的現(xiàn)場總線通信接口把數(shù)據(jù)發(fā)送到相應(yīng)的現(xiàn)場總線鏈路中，復(fù)制的數(shù)據(jù)也通過 PCI接口傳輸?shù)綆CI接口的外部設(shè)備。FPGA模塊實現(xiàn)現(xiàn)場總線鏈路中數(shù)據(jù)的接收、復(fù)制和發(fā)送，并在FPGA中實現(xiàn)PCI核， 與帶PCI接口的一切設(shè)備通信。實現(xiàn)上述第一種復(fù)制功能時，兩個通信子模塊的數(shù)據(jù)復(fù)制單元對現(xiàn)場總線上數(shù)據(jù)進行無干擾復(fù)制，把現(xiàn)場總線上接收到的串行數(shù)據(jù)旁路出一路冗余數(shù)據(jù)，把原來的串行數(shù)據(jù)不做處理，直接由同一個通信子模塊的數(shù)據(jù)發(fā)送單元轉(zhuǎn)發(fā)到同一個現(xiàn)場總線鏈路中，不會對現(xiàn)場總線鏈路產(chǎn)生影響；對于旁路出的冗余數(shù)據(jù)，鎖存成一定長度的數(shù)據(jù)，存儲在數(shù)據(jù)存儲子模塊中，經(jīng)PCI核處理后，傳輸帶PCI接口的外部設(shè)備。實現(xiàn)上述第二種復(fù)制功能時，一個通信子模塊的數(shù)據(jù)復(fù)制單元對現(xiàn)場總線上數(shù)據(jù)進行無干擾復(fù)制，把現(xiàn)場總線上接收到的串行數(shù)據(jù)旁路出一路冗余數(shù)據(jù)，把原來的串行數(shù)據(jù)不做處理，直接由同一個通信子模塊的數(shù)據(jù)發(fā)送單元轉(zhuǎn)發(fā)到同一個現(xiàn)場總線鏈路中，不會對現(xiàn)場總線鏈路產(chǎn)生影響；對于旁路出的冗余數(shù)據(jù)，鎖存成一定長度的數(shù)據(jù)，存儲在數(shù)據(jù)存儲子模塊中， 并由其他通信子模塊發(fā)送到另一個現(xiàn)場總線鏈路中，存儲的數(shù)據(jù)也可以經(jīng)PCI核處理后， 發(fā)送給帶PCI接口的設(shè)備?，F(xiàn)場總線通信接口把該裝置連接到現(xiàn)場總線鏈路中，包括光電轉(zhuǎn)換單元和PHY芯片?，F(xiàn)場總線鏈路中的數(shù)據(jù)以物理層光信號的形式經(jīng)光電轉(zhuǎn)換單元轉(zhuǎn)換為電信號，提供給 PHY芯片，PHY芯片把接收到的差分信號轉(zhuǎn)換為兩位寬度的鏈路層數(shù)據(jù)輸入到FPGA模塊。 FPGA模塊輸出兩位寬度的鏈路層數(shù)據(jù)，經(jīng)PHY芯片轉(zhuǎn)換為差分信號，經(jīng)光電轉(zhuǎn)換單元轉(zhuǎn)換為物理層光信號輸入到現(xiàn)場現(xiàn)場總線鏈路中。PCI接口可以與帶PCI接口的處理器設(shè)備相互連接，外部設(shè)備通過FPGA模塊中的 PCI核與該裝置進行通信。本實用新型的有益效果是1、本實用新型可以將一種現(xiàn)場總線鏈路中的數(shù)據(jù)實時、無干擾的復(fù)制到另外一種現(xiàn)場總線鏈路中，解決了不同的現(xiàn)場總線鏈路間的通信問題。2、本實用新型可運用于不同的現(xiàn)場總線協(xié)議，兼容性高。3、本實用新型可以同時復(fù)制現(xiàn)場總線鏈路中下行和上行的數(shù)據(jù)，實現(xiàn)了現(xiàn)場總線鏈路中獲取數(shù)據(jù)的實時性和全面性。4、本實用新型可以將現(xiàn)場總線鏈路中復(fù)制的數(shù)據(jù)轉(zhuǎn)發(fā)到PCI接口，實現(xiàn)了現(xiàn)場總線與帶PCI接口的設(shè)備間的通信。

圖1是本實用新型的總體結(jié)構(gòu)示意圖。圖2是本實用新型實現(xiàn)第一種復(fù)制功能的連接說明示意圖。圖3是本實用新型實現(xiàn)第二種復(fù)制功能的連接說明示意圖。圖4是本實用新型FPGA模塊的信號流程示意圖。
具體實施方式
本實用新型的目的是提供一種現(xiàn)場總線的數(shù)據(jù)復(fù)制的裝置，采用PHY芯片和FPGA 的共同作用的硬件平臺，結(jié)合FPGA的可編程性和不同現(xiàn)場總線的特點，實現(xiàn)同一現(xiàn)場總線鏈路及不同鏈路間數(shù)據(jù)復(fù)制，解決了現(xiàn)場總線鏈路中數(shù)據(jù)信息實時、無干擾復(fù)制的問題，具有可靠性高，易于實現(xiàn)的特點。本實用新型實現(xiàn)現(xiàn)場總線鏈路中通信數(shù)據(jù)實時無干擾的復(fù)制，該裝置包括FPGA 模塊、PCI接口和多個現(xiàn)場總線通信接口，所述PCI接口和現(xiàn)場總線通信接口均與FPGA模塊連接，F(xiàn)PGA模塊通過現(xiàn)場總線通信接口復(fù)制現(xiàn)場總線鏈路中的數(shù)據(jù)，該數(shù)據(jù)通過現(xiàn)場總線通信接口發(fā)送到現(xiàn)場總線鏈路中，同時也可將復(fù)制的數(shù)據(jù)通過PCI接口傳輸?shù)酵獠吭O(shè)備。(I)FPGA 模塊所述FPGA模塊包括PCI核、數(shù)據(jù)存儲子模塊和多個通信子模塊。每個通信子模塊對應(yīng)一個現(xiàn)場總線通信接口，每個通信子模塊包括數(shù)據(jù)復(fù)制單元和數(shù)據(jù)發(fā)送單元。所述數(shù)據(jù)存儲子模塊與各通信子模塊的數(shù)據(jù)復(fù)制單元和數(shù)據(jù)發(fā)送單元均連接，各數(shù)據(jù)復(fù)制單元復(fù)制現(xiàn)場總線鏈路中的數(shù)據(jù)，并存儲于數(shù)據(jù)存儲子模塊中，存儲的數(shù)據(jù)通過數(shù)據(jù)發(fā)送單元發(fā)送到現(xiàn)場總線鏈路中，同時可通過PCI核將存儲的數(shù)據(jù)傳輸?shù)酵獠吭O(shè)備。所述PCI核與所述數(shù)據(jù)存儲子模塊連接，并連接到所述PCI接口，用于將數(shù)據(jù)存儲子模塊中的數(shù)據(jù)傳輸?shù)酵獠吭O(shè)備。各現(xiàn)場總線通信接口對應(yīng)的數(shù)據(jù)復(fù)制單元復(fù)制的數(shù)據(jù)均存儲于數(shù)據(jù)存儲子模塊中的數(shù)據(jù)，各現(xiàn)場總線通信接口對應(yīng)的數(shù)據(jù)發(fā)送單元可從該數(shù)據(jù)存儲子模塊中讀取屬于自身現(xiàn)場總線通信接口對應(yīng)的數(shù)據(jù)復(fù)制單元復(fù)制的數(shù)據(jù)并發(fā)送到現(xiàn)場總線鏈路中，也可從該數(shù)據(jù)存儲子模塊中讀取其他現(xiàn)場總線通信接口對應(yīng)的數(shù)據(jù)復(fù)制單元復(fù)制的數(shù)據(jù)并發(fā)送到現(xiàn)場總線鏈路中。也就是說，該裝置在現(xiàn)場總線鏈路中有兩種連接方式，可以實現(xiàn)兩種復(fù)制功能圖2實現(xiàn)第一種復(fù)制功能的連接說明示意圖，現(xiàn)場總線鏈路以單環(huán)連接為例，多個現(xiàn)場總線通信接口中的兩個串聯(lián)到同一個現(xiàn)場總線鏈路中，直接截獲現(xiàn)場總線鏈路中通過的下行和上行數(shù)據(jù)，在FPGA模塊中進行數(shù)據(jù)復(fù)制，并將復(fù)制的數(shù)據(jù)通過PCI接口傳輸?shù)綆CI 接口的設(shè)備；圖3實現(xiàn)第二種復(fù)制功能的連接說明示意圖，現(xiàn)場總線鏈路以單環(huán)連接為例， 多個現(xiàn)場總線通信接口串聯(lián)到不同的現(xiàn)場總線鏈路中，一個現(xiàn)場總線通信接口截獲現(xiàn)場總線鏈路中數(shù)據(jù)，在FPGA模塊中進行數(shù)據(jù)復(fù)制，并通過其他的現(xiàn)場總線通信接口把數(shù)據(jù)發(fā)送到相應(yīng)的現(xiàn)場總線鏈路中，復(fù)制的數(shù)據(jù)也通過PCI接口傳輸?shù)綆CI接口的外部設(shè)備。FPGA模塊實現(xiàn)現(xiàn)場總線鏈路中數(shù)據(jù)的接收、復(fù)制和發(fā)送，并在FPGA中實現(xiàn)PCI核， 與帶PCI接口的一切設(shè)備通信。實現(xiàn)上述第一種復(fù)制功能時，兩個通信子模塊的數(shù)據(jù)復(fù)制單元對現(xiàn)場總線上數(shù)據(jù)進行無干擾復(fù)制，把現(xiàn)場總線上接收到的串行數(shù)據(jù)旁路出一路冗余數(shù)據(jù)，把原來的串行數(shù)據(jù)不做處理，直接由同一個通信子模塊的數(shù)據(jù)發(fā)送單元轉(zhuǎn)發(fā)到同一個現(xiàn)場總線鏈路中，不會對現(xiàn)場總線鏈路產(chǎn)生影響；對于旁路出的冗余數(shù)據(jù)，鎖存成一定長度的數(shù)據(jù)，存儲在數(shù)據(jù)存儲子模塊中，經(jīng)PCI核處理后，傳輸帶PCI接口的外部設(shè)備。實現(xiàn)上述第二種復(fù)制功能時，一個通信子模塊的數(shù)據(jù)復(fù)制單元對現(xiàn)場總線上數(shù)據(jù)進行無干擾復(fù)制，把現(xiàn)場總線上接收到的串行數(shù)據(jù)旁路出一路冗余數(shù)據(jù)，把原來的串行數(shù)據(jù)不做處理，直接由同一個通信子模塊的數(shù)據(jù)發(fā)送單元轉(zhuǎn)發(fā)到同一個現(xiàn)場總線鏈路中，不會對現(xiàn)場總線鏈路產(chǎn)生影響；對于旁路出的冗余數(shù)據(jù)，鎖存成一定長度的數(shù)據(jù)，存儲在數(shù)據(jù)存儲子模塊中，并由其他通信子模塊發(fā)送到另一個現(xiàn)場總線鏈路中，存儲的數(shù)據(jù)也可以經(jīng)PCI核處理后， 發(fā)送給帶PCI接口的設(shè)備。(2)現(xiàn)場總線通信接口現(xiàn)場總線通信接口把該裝置連接到現(xiàn)場總線鏈路中，包括光電轉(zhuǎn)換單元和PHY芯片?，F(xiàn)場總線鏈路中的數(shù)據(jù)以物理層光信號的形式經(jīng)光電轉(zhuǎn)換單元轉(zhuǎn)換為電信號，提供給 PHY芯片，PHY芯片把接收到的差分信號轉(zhuǎn)換為兩位寬度的鏈路層數(shù)據(jù)輸入到FPGA模塊。 FPGA模塊輸出兩位寬度的鏈路層數(shù)據(jù)，經(jīng)PHY芯片轉(zhuǎn)換為差分信號，經(jīng)光電轉(zhuǎn)換單元轉(zhuǎn)換為物理層光信號輸入到現(xiàn)場現(xiàn)場總線鏈路中。(3) PCI 接口PCI接口可以與帶PCI接口的處理器設(shè)備相互連接，外部設(shè)備通過FPGA模塊中的 PCI核與該裝置進行通信。采用Altera公司提供32位PCI核，此IP核包含了 PCI控制電路的所有功能，完成總線協(xié)議的轉(zhuǎn)換，并將復(fù)雜的電氣和時序要求高的PCI轉(zhuǎn)換為易于操作的本地接口邏輯。
權(quán)利要求1.一種現(xiàn)場總線的數(shù)據(jù)復(fù)制裝置，用于現(xiàn)場總線鏈路中通信數(shù)據(jù)的實時無干擾的復(fù)制，其特征在于，該裝置包括FPGA模塊、PCI接口和多個現(xiàn)場總線通信接口，所述PCI接口和各現(xiàn)場總線通信接口均與FPGA模塊連接，該FPGA模塊通過現(xiàn)場總線通信接口復(fù)制現(xiàn)場總線鏈路中的數(shù)據(jù)，復(fù)制的數(shù)據(jù)通過現(xiàn)場總線通信接口發(fā)送到現(xiàn)場總線鏈路中，或通過所述PCI接口傳輸?shù)酵獠吭O(shè)備。
2.根據(jù)權(quán)利要求1所述的數(shù)據(jù)復(fù)制裝置，其特征在于，所述的FPGA模塊包括括PCI核、 數(shù)據(jù)存儲子模塊和多個通信子模塊，每個通信子模塊與一個現(xiàn)場總線通信接口對應(yīng)，每個通信子模塊包括數(shù)據(jù)復(fù)制單元和數(shù)據(jù)發(fā)送單元，所述數(shù)據(jù)存儲子模塊與各通信子模塊的數(shù)據(jù)復(fù)制單元和數(shù)據(jù)發(fā)送單元連接，所述數(shù)據(jù)復(fù)制單元復(fù)制現(xiàn)場總線鏈路中的數(shù)據(jù)，并存儲于數(shù)據(jù)存儲子模塊中，所述數(shù)據(jù)發(fā)送單元將數(shù)據(jù)存儲子模塊中存儲的數(shù)據(jù)發(fā)送到現(xiàn)場總線鏈路中；所述PCI核與所述數(shù)據(jù)存儲子模塊連接，并連接到所述PCI接口，用于將數(shù)據(jù)存儲子模塊中的數(shù)據(jù)傳輸?shù)酵獠吭O(shè)備。
3.根據(jù)權(quán)利要求1或2所述的數(shù)據(jù)復(fù)制裝置，其特征在于，所述現(xiàn)場總線通信接口包括光電轉(zhuǎn)換單元和與該光電轉(zhuǎn)換單元連接的PHY芯片，現(xiàn)場總線鏈路中的數(shù)據(jù)以物理層光信號的形式經(jīng)所述光電轉(zhuǎn)換單元轉(zhuǎn)換為差分信號，提供給PHY芯片，該PHY芯片把接收到的差分信號轉(zhuǎn)換為兩位寬度的鏈路層數(shù)據(jù)輸入到FPGA模塊，該FPGA模塊輸出兩位寬度的鏈路層數(shù)據(jù)，經(jīng)PHY芯片轉(zhuǎn)換為差分信號，經(jīng)光電轉(zhuǎn)換單元轉(zhuǎn)換為物理層光信號輸入到現(xiàn)場現(xiàn)場總線鏈路中。
4.根據(jù)權(quán)利要求1或2所述的數(shù)據(jù)復(fù)制裝置，其特征在于，所述PCI接口用于與帶PCI 接口的外部設(shè)備相互連接，用于將FPGA模塊復(fù)制的數(shù)據(jù)輸出到外部設(shè)備。
專利摘要本實用新型公開了一種現(xiàn)場總線的數(shù)據(jù)復(fù)制裝置，實現(xiàn)現(xiàn)場總線鏈路中通信數(shù)據(jù)的實時無干擾的復(fù)制，其特征在于，該裝置包括FPGA模塊、PCI接口和多個現(xiàn)場總線通信接口，所述PCI接口和現(xiàn)場總線通信接口均與FPGA模塊連接，該FPGA模塊通過所述現(xiàn)場總線通信接口復(fù)制現(xiàn)場總線鏈路中的數(shù)據(jù)，復(fù)制的數(shù)據(jù)通過現(xiàn)場總線通信接口發(fā)送到現(xiàn)場總線鏈路中，或通過所述PCI接口傳輸?shù)酵獠吭O(shè)備。本實用新型可以將一種現(xiàn)場總線鏈路中的數(shù)據(jù)實時、無干擾的復(fù)制到另外一種現(xiàn)場總線鏈路中，解決了不同的現(xiàn)場總線鏈路間的通信問題，可運用于不同的現(xiàn)場總線協(xié)議，兼容性高，同時實現(xiàn)了現(xiàn)場總線與帶PCI接口的設(shè)備間的通信。
文檔編號H04L12/40GK202059434SQ20112010106
公開日2011年11月30日 申請日期2011年4月8日 優(yōu)先權(quán)日2011年4月8日
發(fā)明者劉慧雙, 周芳芳, 唐小琦, 唐玉枝, 宋寶, 尹玲, 張翊誠, 王翰, 陳天航 申請人:華中科技大學(xué), 武漢華中數(shù)控股份有限公司