專利名稱：一種無線電多通道信號(hào)處理板的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及無線電與數(shù)字信號(hào)處理領(lǐng)域，具體來講是一種無線電多通道信號(hào)處理板。
背景技術(shù)：
目前，在無線電頻譜檢測中，對(duì)于高頻信號(hào)的處理一般采用下變頻的方法，該方法包括兩個(gè)過程過程一是通過模擬下變頻，將頻率較高的信號(hào)下變頻到中頻處理，如70Mhz 中頻；過程二是通過帶通采樣的方式對(duì)中頻進(jìn)行數(shù)字處理。在整個(gè)過程中考慮模數(shù)轉(zhuǎn)換 (ADC)的速率要求大于40MspS(MSpS 表示每秒采樣百萬次)，采樣位數(shù)在12bit以上。由于上述采樣后的數(shù)據(jù)量很大，通用計(jì)算機(jī)已不能實(shí)時(shí)處理，需要對(duì)采樣數(shù)據(jù)進(jìn)行數(shù)字下變頻以降低數(shù)據(jù)流，并提取一個(gè)或多個(gè)基帶信號(hào)，因此過程二即為數(shù)字下變頻的過程。上述兩個(gè)過程可以借助無線電信號(hào)處理板進(jìn)行，而目前通用的無線電信號(hào)處理板具有如下問題1.接口方式為PCI總線模式(PCI是一種由英特爾公司1991年推出的用于定義局部總線的標(biāo)準(zhǔn))，大量的數(shù)據(jù)需要通過一套具有PCI接口的計(jì)算機(jī)系統(tǒng)進(jìn)行后續(xù)處理，增加了成本，設(shè)計(jì)相對(duì)復(fù)雜。2.無線電信號(hào)處理板只能實(shí)時(shí)處理1個(gè)通道的信號(hào)，不能同時(shí)處理多個(gè)信號(hào)，當(dāng)中頻帶內(nèi)存在多個(gè)信號(hào)時(shí)，需要分時(shí)處理。3.并不能同時(shí)具備PCI接口和以太網(wǎng)接口，使用上受到限制，不夠靈活。
實(shí)用新型內(nèi)容針對(duì)現(xiàn)有技術(shù)中存在的缺陷，本實(shí)用新型的目的在于提供一種無線電多通道信號(hào)處理板，同時(shí)具備PCI接口和以太網(wǎng)接口，可以實(shí)時(shí)處理多個(gè)信號(hào)，不過多占用計(jì)算機(jī)的 CPU資源，設(shè)計(jì)簡單且成本降低，保證系統(tǒng)處理性能大幅提高。為達(dá)到以上目的，本實(shí)用新型采取的技術(shù)方案是一種無線電多通道信號(hào)處理板， 包括高速模數(shù)轉(zhuǎn)換器、數(shù)字下變頻器、高速緩存模塊、高速定點(diǎn)數(shù)字信號(hào)處理器，所述高速模數(shù)轉(zhuǎn)換器輸入端連接有射頻接頭，高速模數(shù)轉(zhuǎn)換器輸出端與數(shù)字下變頻器連接，數(shù)字下變頻器與高速緩存模塊連接，高速定點(diǎn)數(shù)字信號(hào)處理器與數(shù)字下變頻器連接、高速緩存模塊分別通過總線方式連接，高速定點(diǎn)數(shù)字信號(hào)處理器還通過一個(gè)總線驅(qū)動(dòng)模塊擴(kuò)展出PCI 總線接口和以太網(wǎng)接口。在上述技術(shù)方案的基礎(chǔ)上，所述數(shù)字下變頻器的地址口與數(shù)據(jù)口分別鎖存連接高速緩存模塊的地址口與數(shù)據(jù)口。在上述技術(shù)方案的基礎(chǔ)上，所述高速定點(diǎn)數(shù)字信號(hào)處理器的地址口與一個(gè)同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器的地址口連接，高速定點(diǎn)數(shù)字信號(hào)處理器的數(shù)據(jù)口與所述同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器的數(shù)據(jù)口連接。在上述技術(shù)方案的基礎(chǔ)上，所述高速定點(diǎn)數(shù)字信號(hào)處理器的地址口還與一個(gè)程序
3存儲(chǔ)器的地址口連接，高速定點(diǎn)數(shù)字信號(hào)處理器的數(shù)據(jù)口還與所述程序存儲(chǔ)器的數(shù)據(jù)口連接。在上述技術(shù)方案的基礎(chǔ)上，高速定點(diǎn)數(shù)字信號(hào)處理器通過多功能緩沖串口擴(kuò)展一個(gè)外部控制接口和一個(gè)音頻編解碼器。本實(shí)用新型的有益效果在于1.通過高速緩存模塊(First In First Out，F(xiàn)IFO)和同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器 (Synchronous Dynamic Random Access Memory, SDRAM)實(shí)時(shí)儲(chǔ)存數(shù)據(jù)，同時(shí)將運(yùn)算移至高速定點(diǎn)數(shù)字信號(hào)處理器(DigitalSignal Processing, DSP)，設(shè)計(jì)簡單成本低，數(shù)據(jù)不會(huì)過多占用計(jì)算機(jī)的CPU資源，保證系統(tǒng)處理性能大幅提高。2.采用了數(shù)字下變頻器，利用數(shù)字下變頻(Digital downconverter,DDC)芯片完成四路數(shù)字下變頻通道，將寬帶信號(hào)劃分為多個(gè)窄帶信號(hào)同時(shí)處理，保證中頻信號(hào)輸入和基帶信號(hào)輸出可以以連續(xù)數(shù)據(jù)流方式實(shí)現(xiàn)。3.高速數(shù)據(jù)輸出采用了 PCI總線和以太網(wǎng)兩種接口，還對(duì)外擴(kuò)充了音頻和高速同步串行接口(簡稱SPI接口)，可利用SPI接口控制外部設(shè)備，能夠同時(shí)處理多個(gè)信號(hào)，使用上比較靈活。

圖1為本實(shí)用新型實(shí)施例的原理框圖。附圖標(biāo)記射頻接頭1，高速模數(shù)轉(zhuǎn)換器2，數(shù)字下變頻器3，高速緩存模塊4，高速定點(diǎn)DSP 5，SDRAM 6，程序存儲(chǔ)器7，總線驅(qū)動(dòng)模塊8，PCI總線接口 9，SPI接口 10，以太網(wǎng)接口 11，音頻編解碼器12。
具體實(shí)施方式
以下結(jié)合附圖對(duì)本實(shí)用新型的實(shí)施例作進(jìn)一步詳細(xì)說明。如圖1所示，本實(shí)用新型一種無線電多通道信號(hào)處理板，采用標(biāo)準(zhǔn)PCI2. 0和 10/100Mbit/s以太網(wǎng)接口架構(gòu)，包括高速模數(shù)轉(zhuǎn)換器2、數(shù)字下變頻器3、高速緩存模塊4、 高速定點(diǎn)DSP 5。所述高速模數(shù)轉(zhuǎn)換器2位于無線電多通道信號(hào)處理板前端，其輸入端連接射頻接頭1的模擬輸入端，其16位輸出端與數(shù)字下變頻器3地址和數(shù)據(jù)總線連接。數(shù)字下變頻器3的地址接口和數(shù)據(jù)接口分別與高速緩存模塊4的地址接口和數(shù)據(jù)接口鎖存連接。 所述無線電多通道信號(hào)處理板還包括SDRAM 6和程序存儲(chǔ)器7，程序存儲(chǔ)器7的地址口與所述高速定點(diǎn)DSP 5的地址口連接，程序存儲(chǔ)器7的數(shù)據(jù)口也與高速定點(diǎn)DSP 5的數(shù)據(jù)口連接，所述高速定點(diǎn)DSP 5的地址口和數(shù)據(jù)口還分別與SDRAM6的地址口和數(shù)據(jù)口對(duì)應(yīng)連接。 同時(shí)，高速定點(diǎn)DSP 5與數(shù)字下變頻器3、高速緩存模塊4分別通過總線方式連接。高速定點(diǎn)DSP 5通過總線驅(qū)動(dòng)模塊8擴(kuò)展出PCI總線接口 9和以太網(wǎng)接口 11，其中總線驅(qū)動(dòng)模塊 8選用CC384C芯片。所述高速定點(diǎn)DSP 5的多功能緩沖串口還擴(kuò)展出外部控制的SPI接口 10和音頻編解碼器12。本實(shí)時(shí)例中，所述高速模數(shù)轉(zhuǎn)換器2采用16位分辨率和lOOMSps采樣率，支持最大50MHz帶寬的模擬信號(hào)輸入。采樣后的模擬信號(hào)帶寬可以在0 50Mhz之間設(shè)置，經(jīng)數(shù)字下變頻器3處理后，可以降低數(shù)據(jù)采樣率。所述數(shù)字下變頻器3完成多路邏輯通道，可以實(shí)時(shí)處理4路信號(hào)，并且各通道相互獨(dú)立。同時(shí)可以實(shí)現(xiàn)多路窄帶信號(hào)的同步抽取，能將選定的窄帶信號(hào)下變頻至基帶，得到基帶信號(hào)并以同相正交分量I/Q數(shù)據(jù)流方式輸出。由于抽取后的數(shù)據(jù)輸出率降低，對(duì)系統(tǒng)后續(xù)高速定點(diǎn)DSP 5的數(shù)據(jù)存儲(chǔ)空間和處理速度的要求都大大降低。如果經(jīng)數(shù)字下變頻器3處理后的帶寬依然不能滿足要求，可以通過后續(xù)的高速定點(diǎn)DSP 5進(jìn)一步降低數(shù)據(jù)流，并完成諸如傅立葉變換FFT、數(shù)字解調(diào)和數(shù)字濾波等數(shù)字信號(hào)處理。所述高速緩存模塊4可以對(duì)每路數(shù)字下變頻后的數(shù)據(jù)流輸出提供緩存，實(shí)現(xiàn)多通道信號(hào)的實(shí)時(shí)處理。所述實(shí)施例中，通過高速定點(diǎn)DSP 5擴(kuò)展了 32Bit/66MHz、3. 3V的PCI接口 9和 10/100Mbit/s以太網(wǎng)接口 11，其中PCI接口 9可以選擇工作在主從模式，以太網(wǎng)接口 11主要功能模塊包括EMAC模塊(以太網(wǎng)媒體訪問控制)，提供DSP核與網(wǎng)絡(luò)之間的高效接口，負(fù)責(zé)以太網(wǎng)數(shù)據(jù)的接收和發(fā)送。為了保證大量數(shù)據(jù)的存儲(chǔ)和傳輸，還配置有64M字節(jié)的SDRAM 6。另外，所述無線電多通道信號(hào)處理板還擴(kuò)展外部接口 SPI和UCanter-htegrated Circuit Bus)總線接口，以便可以控制其它外部設(shè)備。本實(shí)用新型可以利用于無線電頻譜信號(hào)監(jiān)測和管理、軟件無線電、無線通信基站、 雷達(dá)、大容量信號(hào)處理、電臺(tái)等通信領(lǐng)域。本實(shí)用新型不僅局限于上述最佳實(shí)施方式，任何人在本實(shí)用新型的啟示下都可得出其他各種形式的產(chǎn)品，但不論在其形狀或結(jié)構(gòu)上作任何變化，凡是具有與本實(shí)用新型相同或相近似的技術(shù)方案，均在其保護(hù)范圍之內(nèi)。
權(quán)利要求1.一種無線電多通道信號(hào)處理板，包括高速模數(shù)轉(zhuǎn)換器、數(shù)字下變頻器、高速緩存模塊、高速定點(diǎn)數(shù)字信號(hào)處理器，其特征在于所述高速模數(shù)轉(zhuǎn)換器輸入端連接有射頻接頭， 高速模數(shù)轉(zhuǎn)換器輸出端與數(shù)字下變頻器連接，數(shù)字下變頻器與高速緩存模塊連接，高速定點(diǎn)數(shù)字信號(hào)處理器與數(shù)字下變頻器連接、高速緩存模塊分別通過總線方式連接，高速定點(diǎn)數(shù)字信號(hào)處理器還通過一個(gè)總線驅(qū)動(dòng)模塊擴(kuò)展出PCI總線接口和以太網(wǎng)接口。
2.如權(quán)利要求1所述的無線電多通道信號(hào)處理板，其特征在于所述數(shù)字下變頻器的地址口與數(shù)據(jù)口分別鎖存連接高速緩存模塊的地址口與數(shù)據(jù)口。
3.如權(quán)利要求1所述的無線電多通道信號(hào)處理板，其特征在于所述高速定點(diǎn)數(shù)字信號(hào)處理器的地址口與一個(gè)同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器的地址口連接，高速定點(diǎn)數(shù)字信號(hào)處理器的數(shù)據(jù)口與所述同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器的數(shù)據(jù)口連接。
4.如權(quán)利要求1或3所述的無線電多通道信號(hào)處理板，其特征在于所述高速定點(diǎn)數(shù)字信號(hào)處理器的地址口還與一個(gè)程序存儲(chǔ)器的地址口連接，高速定點(diǎn)數(shù)字信號(hào)處理器的數(shù)據(jù)口還與所述程序存儲(chǔ)器的數(shù)據(jù)口連接。
5.如權(quán)利要求1所述的無線電多通道信號(hào)處理板，其特征在于高速定點(diǎn)數(shù)字信號(hào)處理器通過多功能緩沖串口擴(kuò)展一個(gè)外部控制接口和一個(gè)音頻編解碼器。
專利摘要一種無線電多通道信號(hào)處理板，涉及無線電與數(shù)字信號(hào)處理領(lǐng)域，包括高速模數(shù)轉(zhuǎn)換器、數(shù)字下變頻器、高速緩存模塊、高速定點(diǎn)數(shù)字信號(hào)處理器，所述高速模數(shù)轉(zhuǎn)換器輸入端連接有射頻接頭，高速模數(shù)轉(zhuǎn)換器輸出端與數(shù)字下變頻器連接，數(shù)字下變頻器與高速緩存模塊連接，高速定點(diǎn)數(shù)字信號(hào)處理器與數(shù)字下變頻器連接、高速緩存模塊分別通過總線方式連接，高速定點(diǎn)數(shù)字信號(hào)處理器還通過總線驅(qū)動(dòng)模塊擴(kuò)展出PCI總線接口和以太網(wǎng)接口。該無線電多通道信號(hào)處理板同時(shí)具備PCI接口和以太網(wǎng)接口，可以實(shí)時(shí)處理多個(gè)信號(hào)，不過多占用計(jì)算機(jī)的CPU資源，設(shè)計(jì)簡單且成本降低，保證系統(tǒng)處理性能大幅提高。
文檔編號(hào)H04L29/12GK202085197SQ201120207488
公開日2011年12月21日 申請日期2011年6月20日 優(yōu)先權(quán)日2011年6月20日
發(fā)明者嚴(yán)天峰 申請人:蘭州眾仕通電子科技有限公司