專利名稱：列a/d轉(zhuǎn)換器、列a/d轉(zhuǎn)換方法、固態(tài)成像元件和相機(jī)系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及能夠應(yīng)用于CMOS圖像傳感器等的固態(tài)成像元件等的列A/D轉(zhuǎn)換器，列A/D轉(zhuǎn)換方法，固態(tài)成像元件和相機(jī)系統(tǒng)。
背景技術(shù)：
提出了 CMOS圖像傳感器，其具有作為二維排列的多個像素提供的像素陣列部分，順序地讀出對于每一個像素列從像素陣列部分的每一個像素讀取的像素信號，關(guān)于每一個列信號執(zhí)行CDS處理等，并轉(zhuǎn)換和輸出圖像信號。列并行輸出型CMOS圖像傳感器是主流，其具有對于每 一個像素含有浮置擴(kuò)散(FD)層的FD放大器，并且其中通過從像素陣列之中選擇一行來執(zhí)行其輸出，并在列方向中同時讀出所選擇的行。這是因?yàn)椋捎谠谙袼刂信帕械腇D放大器中難以獲得充分的驅(qū)動性能從而需要降低數(shù)據(jù)速率，所以并行處理是有利的。關(guān)于列并行輸出型CMOS圖像傳感器的像素信號讀出(輸出)電路，事實(shí)上，提出了各種版本。最先進(jìn)的一種版本是對于每一列提供模數(shù)轉(zhuǎn)換器(以下簡稱為ADC)，并且將像素信號作為數(shù)字信號輸出的類型。例如，安裝有這種列并行型ADC的CMOS圖像傳感器由JP-A-2005-278135和W.Yang 等人，“An Integrated 800x600 CMOS ImageSystemISSC Digest of TechnicalPapers, pp. 304-305,1999 年 2 月公開。圖I是圖示安裝有列并行ADC的固態(tài)成像元件(CMOS圖像傳感器)的配置示例的框圖。如圖I所示，固態(tài)成像元件I具有像素部分2、垂直掃描電路3、水平傳輸掃描電路4和由一組ADC形成的列處理電路組5。另外，固態(tài)成像元件I具有數(shù)模轉(zhuǎn)換器(以下簡稱為DAC)6和放大器電路(S/A)7。像素部分2由單元像素21構(gòu)成，其包括以矩陣形狀(列-行形狀)排列的光電二極管(光電轉(zhuǎn)換元件)和內(nèi)像素放大器。在列處理電路組5中，對于每一列形成ADC的多個列處理電路51是列并行的。每一個列處理電路51具有比較器51-1，其將基準(zhǔn)信號RAMP (Vslop)(其為將使用DAC6產(chǎn)生的基準(zhǔn)信號改變?yōu)殡A梯形的斜坡波形)與經(jīng)由垂直信號線從每一行像素獲得的模擬信號進(jìn)行比較。此外，每一個列處理電路51計(jì)數(shù)比較器51-1的比較時間，并具有保持計(jì)數(shù)結(jié)果的計(jì)數(shù)鎖存器51-2。列處理電路51具有η位數(shù)字信號轉(zhuǎn)換功能，并且對于每一垂直信號線(列線)8-1到8-η排列以便構(gòu)成列并行ADC塊。每一個存儲器51-2的輸出例如連接到具有k位寬度的水平傳輸線9。
另外，與水平傳輸線9對應(yīng)地排列k個放大器電路7。圖2是圖示圖I的電路的時序圖的圖。在每一個列處理電路(ADC)51中，由對于每一列排列的比較器51-1將從垂直信號線8讀出的模擬信號(電位Vsl)與改變?yōu)殡A梯形的基準(zhǔn)信號RAMP (Vslop)進(jìn)行比較。此時，模擬電位Vsl和基準(zhǔn)信號RAMP(Vslop)的電平交叉，并且由計(jì)數(shù)鎖存器51-2使用標(biāo)準(zhǔn)時鐘CK執(zhí)行計(jì)數(shù)，直到比較器51-1的輸出反轉(zhuǎn)為止。據(jù)此，垂直信號線8的電位(模擬信號)Vsl轉(zhuǎn)換為數(shù)字信號(AD轉(zhuǎn)換)。此時，計(jì)數(shù)器配置為遞減位紋波計(jì)數(shù)器(downbit ripple counter)。對于一次讀出執(zhí)行兩次AD轉(zhuǎn)換。
在第一次，單元像素21的復(fù)位電平(P相)讀出到垂直信號線8 (-1到-η)并執(zhí)行AD轉(zhuǎn)換。在每一個像素的復(fù)位電平P相中包括變化。在第二次，將由每一個單元像素21光電轉(zhuǎn)換的信號讀出(D相)到垂直信號線8(_1到-η )，并執(zhí)行AD轉(zhuǎn)換。由于在每一個像素的D相中也存在變化，因此通過執(zhí)行(D相電平-P相電平)，可以實(shí)現(xiàn)相關(guān)二重采樣(⑶S)。轉(zhuǎn)換為數(shù)字信號的信號記錄在計(jì)數(shù)鎖存器51-2中，依次通過水平(列)傳輸掃描電路4經(jīng)由水平傳輸線9依次讀出到放大器電路7，并最終輸出。以這種方式，執(zhí)行列并行輸出處理。如上所述，在執(zhí)行總體列并行讀出的電壓斜坡方法的固態(tài)成像元件中，將決定AD分辨率的標(biāo)準(zhǔn)時鐘CK輸入到對于所有列線排列的紋波計(jì)數(shù)器，并且對于每一列執(zhí)行計(jì)數(shù)操作。結(jié)果，如果時鐘頻率增大并且水平列數(shù)變大，則每一列的計(jì)數(shù)器所消耗的功率增大，并且如果產(chǎn)品特性惡化，則同時存在諸如由于IR降等引起的操作余量(operationmargin)下降之類的負(fù)面效果。另外，由于關(guān)于標(biāo)準(zhǔn)時鐘線的大負(fù)荷，隨著標(biāo)準(zhǔn)時鐘變得更快，時鐘占空比(clockduty)的惡化變得更大，并且存在對于AD分辨率的限制。期望提供能夠顯著地降低功耗的列A/D轉(zhuǎn)換器、列A/D轉(zhuǎn)換方法、固態(tài)成像元件和相機(jī)系統(tǒng)。

發(fā)明內(nèi)容
在此描述具有模數(shù)轉(zhuǎn)換器的固態(tài)成像器件以及模數(shù)轉(zhuǎn)換方法。固態(tài)成像器件的示例包括列處理部分，其包含低級位鎖存部分。低級位鎖存部分接收來自比較器的比較器輸出以及來自計(jì)數(shù)器的計(jì)數(shù)輸出，并且低級位鎖存部分鎖存計(jì)數(shù)值。固態(tài)成像器件的另一個示例包括計(jì)數(shù)器和多個列處理部分。每一個列處理部分包括比較器和低級位鎖存部分。并且在每一個列處理部分內(nèi)，低級位鎖存部分接收來自比較器的比較器輸出以及來自計(jì)數(shù)器的計(jì)數(shù)輸出，并且低級位鎖存部分鎖存計(jì)數(shù)值。模數(shù)轉(zhuǎn)換方法的示例包括將比較器輸出輸出到低級位鎖存部分，將計(jì)數(shù)輸出輸出到低級位鎖存部分，并且以低級位鎖存部分來鎖存計(jì)數(shù)值。模數(shù)轉(zhuǎn)換方法的另一示例包括將比較器輸出輸出到多個低級位鎖存部分，將計(jì)數(shù)輸出輸出到低級位鎖存部分，并且以低級位鎖存部分鎖存計(jì)數(shù)值。


圖I是圖示安裝有列并行ADC的固態(tài)成像元件(CMOS圖像傳感器)的配置示例的框圖。圖2是圖示圖I的電路的時序圖的圖。圖3是圖示根據(jù)本發(fā)明的實(shí)施例的安裝有列并行ADC的固態(tài)成像元件(CMOS圖像傳感器)的配置示例的框圖。圖4是更詳細(xì)地圖示圖3中所示的安裝有列并行ADC的固態(tài)成像元件(CMOS圖像 傳感器)的ADC組的框圖。圖5是圖示根據(jù)實(shí)施例的由四個晶體管配置的CMOS圖像傳感器的像素的示例的圖。圖6是圖示根據(jù)實(shí)施例的A/D轉(zhuǎn)換器的基本配置示例的第一圖。圖7是圖示根據(jù)實(shí)施例的A/D轉(zhuǎn)換器的基本配置示例的第二圖。圖8是圖示根據(jù)實(shí)施例的格雷碼計(jì)數(shù)器、低級位鎖存部分和高級位紋波計(jì)數(shù)器的輸出的基本排列關(guān)系的圖。圖9是圖示根據(jù)實(shí)施例的低級位鎖存部分中鎖存的格雷碼和高級位紋波計(jì)數(shù)器的每一個計(jì)數(shù)器輸出的示例的圖。圖10是用于描述根據(jù)實(shí)施例的延遲VCO驅(qū)動的圖，該延遲VCO驅(qū)動是用于在低級位鎖存部分中的鎖存處理的優(yōu)選驅(qū)動方法。圖11是圖示根據(jù)實(shí)施例的高級側(cè)紋波計(jì)數(shù)器的具體配置示例的電路示意圖。圖12是用于描述當(dāng)在圖11的紋波計(jì)數(shù)器的P相和D相之間改變時的數(shù)據(jù)反轉(zhuǎn)功能的圖。圖13是圖示作為示例的、在四個紋波計(jì)數(shù)器級聯(lián)連接的情況下包括輸出數(shù)據(jù)的狀態(tài)轉(zhuǎn)變的時序圖的圖。圖14是示意性地圖示根據(jù)實(shí)施例的后級信號處理電路的⑶S計(jì)算處理的圖。圖15是圖示根據(jù)實(shí)施例的格雷碼和二進(jìn)制數(shù)據(jù)的CDS計(jì)算處理的具體示例的圖。圖16是圖示執(zhí)行各列中的低級位鎖存電路的鎖存數(shù)據(jù)的計(jì)算處理并執(zhí)行CDS處理的⑶S處理部分的配置示例的電路示意圖。圖17是圖示在當(dāng)不提供位不一致性防止電路時的情況下的時序圖和配置的圖。圖18是圖示在當(dāng)提供位不一致性防止電路時的情況下的時序圖和配置的圖。圖19是用于描述根據(jù)實(shí)施例的進(jìn)位掩蔽信號的波形圖。圖20是圖示包括進(jìn)位掩蔽信號產(chǎn)生電路和位不一致性防止電路的列處理部分的配置示例的圖。圖21是圖示數(shù)據(jù)鎖存定時調(diào)節(jié)電路的配置示例的圖。圖22是圖示圖21的電路的時序圖的圖。圖23是圖示其中應(yīng)用了根據(jù)本發(fā)明的實(shí)施例的固態(tài)成像元件的相機(jī)系統(tǒng)的配置示例的圖。
具體實(shí)施例方式下面，本發(fā)明的實(shí)施例將與附圖關(guān)聯(lián)，并且對其進(jìn)行描述。I.固態(tài)成像元件的整體配置的示例圖3是圖示根據(jù)本發(fā)明的實(shí)施例的安裝有列并行ADC的固態(tài)成像元件(CMOS圖像傳感器)的配置示例的框圖。圖4是更詳細(xì)地圖示圖3中所示的安裝有列并行ADC的固態(tài)成像元件(CMOS圖像傳感器)的主要部分的框圖。如圖3和圖4所示，固態(tài)成像元件100包括作為成像部分的像素 部分110、垂直掃描電路120、水平傳輸掃描電路130、定時控制電路140和作為像素信號讀出部分的列A/D轉(zhuǎn)換器(ADC) 150。另外，像素信號讀出部分配置為包括垂直掃描電路120等。固態(tài)成像元件100具有DAC和包括D/A轉(zhuǎn)換器161的偏置電路160、放大器電路(S/A) 170和信號處理電路180。在這些組成元件之中，像素部分110、垂直掃描電路120、水平傳輸掃描電路130、列A/D轉(zhuǎn)換器150、DAC和偏置電路160以及放大器電路(S/A) 170由模擬電路配置。并且，定時控制電路140和信號處理電路180由數(shù)字電路配置。如將在后面描述的那樣，由于普通列ADC中的大多數(shù)功耗由每一列中的紋波計(jì)數(shù)器的低級側(cè)位組成，因此實(shí)施例的列ADC 150以如下方式配置。列ADC 150米用對于每一列鎖存N位格雷碼計(jì)數(shù)器的輸出碼的配置,其中之一布置在多個列中，并且與標(biāo)準(zhǔn)時鐘PLLCK同步地執(zhí)行計(jì)數(shù)，而不執(zhí)行每一列的低級側(cè)位的計(jì)數(shù)操作。據(jù)此，設(shè)置AD轉(zhuǎn)換值。在實(shí)施例的列ADC 150中，由定時控制電路140的PLL電路產(chǎn)生的標(biāo)準(zhǔn)時鐘PLLCK僅輸入到格雷碼計(jì)數(shù)器的一些單元。結(jié)果，可以減小布線上的負(fù)荷，并增大操作頻率。并且，在實(shí)施例的列ADC 150中，由于對于每一列不執(zhí)行低級位的計(jì)數(shù)操作，因此可以將功耗抑制得小。在列ADC 150中，關(guān)于計(jì)數(shù)器高級側(cè)位，可以使用計(jì)數(shù)器輸出第N位的碼(時鐘)執(zhí)行紋波計(jì)數(shù)操作。據(jù)此，可以在各列中執(zhí)行數(shù)字⑶S (相關(guān)二重采樣)，并且還可以抑制水平傳輸布線的面積。并且，列ADC 150可以采用這樣的配置其中，通過在各列中布置計(jì)算器等，甚至關(guān)于鎖存的低級位也在各列中執(zhí)行所謂的垂直(V)方向計(jì)算。實(shí)施例的列ADC 150可以在同時時間分辨率的情況下與全位紋波計(jì)數(shù)器比較，并且可以將功耗抑制到近似1/8。在像素部分110中，以二維m行和η列(矩陣形狀)排列包括光電二極管(光電轉(zhuǎn)換元件)和內(nèi)像素放大器的多個單元像素110Α。單元像素的配置示例圖5是圖示根據(jù)實(shí)施例的由四個晶體管配置的CMOS圖像傳感器的像素的示例的圖。單元像素IlOA具有光電二極管111 (例如，其是光電轉(zhuǎn)換元件)。關(guān)于一個光電二極管111，單元像素IlOA具有四個晶體管傳輸晶體管112，其是傳輸元件；復(fù)位晶體管113，其是復(fù)位元件；放大晶體管114和選擇晶體管115，其為有源元件。光電二極管111將入射光光電轉(zhuǎn)換為與光量對應(yīng)的電荷量(這里，電子)。傳輸晶體管112連接在光電二極管111與浮置擴(kuò)散FD (其為輸出節(jié)點(diǎn))之間。傳輸晶體管112通過經(jīng)由傳輸控制線LTx將驅(qū)動信號TG施加到其柵極(傳輸柵極)，將由作為光電轉(zhuǎn)換元件的光電二極管111光電轉(zhuǎn)換的電子傳輸?shù)礁≈脭U(kuò)散FD。 復(fù)位晶體管113連接在電壓源線LVDD與浮置擴(kuò)散FD之間。復(fù)位晶體管113通過經(jīng)由復(fù)位控制線LRST將復(fù)位RST施加到其柵極，將浮置擴(kuò)散FD的電位復(fù)位到電壓源線LVDD的電位。浮置擴(kuò)散FD連接到放大晶體管114的柵極。放大晶體管114經(jīng)由選擇晶體管115連接到垂直信號線116，并配置具有像素部分外的恒流源的源極跟隨器。然后，經(jīng)由選擇控制線LSEL，將控制信號(地址信號或選擇信號)SEL施加到選擇晶體管115的柵極，并且導(dǎo)通選擇晶體管115。當(dāng)選擇晶體管115導(dǎo)通時，放大晶體管114放大浮置擴(kuò)散FD的電位，并將與該電位對應(yīng)的電壓輸出到垂直信號線116。經(jīng)由垂直信號線116,將來自每一個像素的電壓輸出輸出到作為像素信號讀出部分的列ADC 150。由于例如傳輸晶體管112、復(fù)位晶體管113和選擇晶體管115的每一個柵極以行為單位連接，因此關(guān)于每一個像素的一行，同時并行地執(zhí)行這些操作。復(fù)位控制線LRST、傳輸控制線LTx和選擇控制線LSEL (其布線像素部分110)被布線為像素排列的每一行單元的組。復(fù)位控制線LRST、傳輸控制線LTx和選擇控制線LSEL由作為像素驅(qū)動部分的垂直掃描電路120驅(qū)動。在固態(tài)成像元件100中，排列定時控制電路140(其作為用于順序地讀出像素部分110的信號的控制電路，產(chǎn)生內(nèi)部時鐘)、垂直掃描電路120 (其控制行地址和行掃描)和水平傳輸掃描電路130 (其控制列地址和列掃描)。定時控制電路140產(chǎn)生像素部分110、垂直掃描電路120、水平傳輸掃描電路130、列ADC 150、DAC和偏置電路160以及信號處理電路180的信號處理所需的定時信號。并且，定時控制電路140包括PLL電路141。PLL電路用在列ADC 150的計(jì)數(shù)操作中，例如，產(chǎn)生具有900MHz頻率的標(biāo)準(zhǔn)時鐘PLLCK并經(jīng)由時鐘供應(yīng)線LCK提供到格雷碼計(jì)數(shù)器，對于列ADC 150的多個列布置一個格雷碼計(jì)數(shù)器。在像素部分110中，由于使用線快門的光子累積和放電，因此對于每一個像素行，對圖像或屏幕圖像進(jìn)行光電轉(zhuǎn)換，并且將模擬信號VSL輸出到作為列處理電路組的列ADC1501。在列ADC 150中，在每一個列部分中，執(zhí)行來自像素部分110和數(shù)字CDS的模擬輸出的、使用來自DAC 161的基準(zhǔn)信號(斜坡信號)RAMP的AD轉(zhuǎn)換，并且輸出多個位的數(shù)字信號。在水平傳輸掃描電路130中,執(zhí)行多個信道的同時并行傳輸，以確保傳輸速度。在后級信號處理電路180中，執(zhí)行垂直線缺陷和點(diǎn)缺陷的校正和信號箝位處理，或者諸如并-串轉(zhuǎn)換、壓縮、編碼、計(jì)算、平均和間歇操作之類的數(shù)字信號處理。在實(shí)施例的固態(tài)成像元件100中，發(fā)送信號處理電路180的數(shù)字輸出作為基帶LSI或ISP的輸入。在下文中，將詳細(xì)描述具有根據(jù)實(shí)施例的特征配置的列ADC 150的功能和配置。2.列ADC的基本配置示例 圖6和圖7是圖示根據(jù)實(shí)施例的列A/D轉(zhuǎn)換器(列ADC)150的基本配置示例的圖。根據(jù)實(shí)施例的列ADC 150配置為低級N位和高級M位ADC。例如，根據(jù)實(shí)施例的列ADC 150被配置為低級5位和高級10位ADC。列ADC 150具有多個ADC塊151-0到151-P，其包括多個列。換言之，將列ADC 150劃分為多個ADC塊，其具有多個列作為一個ADC塊。在列ADC 150中，在每一個ADC塊150-1到150-P中布置一個格雷碼計(jì)數(shù)器200-1到200-P。格雷碼計(jì)數(shù)器200-1到200-P用作代碼轉(zhuǎn)換計(jì)數(shù)器。在每一列中，布置列處理部分300，其對于每一列執(zhí)行比較處理、低級位鎖存和高級位計(jì)數(shù)操作。列處理部分300具有比較器(comparator) 310，其將基準(zhǔn)信號RAMP (Vslop)(其為改變DAC 161產(chǎn)生的斜度的斜坡波形(RAMP))與模擬信號VSL (其經(jīng)由垂直信號線116從每一行線的像素獲得)進(jìn)行比較。列處理部分300具有接收來自比較器310的輸出和來自格雷碼計(jì)數(shù)器200-1到200-P的計(jì)數(shù)結(jié)果并鎖存計(jì)數(shù)值的、含有低級N位的低級位鎖存部分320。列處理部分300具有接收距離低級位鎖存部分320的高級側(cè)最遠(yuǎn)的低級位鎖存電路的鎖存輸出并執(zhí)行計(jì)數(shù)操作的、含有高級M位的高級位計(jì)數(shù)器部分320。并且，列處理部分300具有位不一致性防止電路340，其防止距離高級側(cè)最遠(yuǎn)的低級位鎖存電路與距離高級位紋波計(jì)數(shù)器330的低級側(cè)最遠(yuǎn)的高級位紋波計(jì)數(shù)器電路的輸出之間的位不一致性。另外，鎖存計(jì)數(shù)器部分由低級位鎖存部分320和高級位計(jì)數(shù)器部分330形成。并且，第一計(jì)數(shù)器由格雷碼計(jì)數(shù)器200和低級位鎖存部分320形成，并且第二計(jì)數(shù)器由高級位計(jì)數(shù)器部分330形成。在實(shí)施例中，產(chǎn)生基準(zhǔn)信號RAMP作為斜坡波形，其中例如電壓值隨著時間線性地變化。每一個列處理分300的比較器310將基準(zhǔn)信號RAMP與模擬信號VSL進(jìn)行比較，所述模擬信號VSL從指定了地址的像素部分110的像素讀出到垂直信號線116。這里，比較器310輸出高電平的輸出信號VC0，直到基準(zhǔn)信號RAMP和模擬信號VSL匹配為止，并且當(dāng)匹配時，將輸出信號VCO的電平從高電平反轉(zhuǎn)到低電平。在實(shí)施例中，以比較器310的輸出信號VCO的輸出電平的反轉(zhuǎn)作為觸發(fā)，執(zhí)行低級位鎖存部分320的格雷碼GC [O]到GC [4]的鎖存操作。3.格雷碼計(jì)數(shù)器的配置示例
由定時控制電路140的PLL電路141產(chǎn)生每一個格雷碼計(jì)數(shù)器，并且通過時鐘供應(yīng)線LPLLCK傳播，例如，接收具有頻率fn (MHz)的標(biāo)準(zhǔn)時鐘PLLCK并產(chǎn)生作為數(shù)字代碼的N位格雷碼GC。將多個N位格雷碼GC形成為其中I位的電平轉(zhuǎn)變僅在邏輯“I”和邏輯“O”之間出現(xiàn)的代碼。實(shí)施例的格雷碼計(jì)數(shù)器200接收具有頻率fn的標(biāo)準(zhǔn)時鐘PLLCK，執(zhí)行計(jì)數(shù)操作，并以被劃分的頻率產(chǎn)生5 (=N)位格雷碼GC
到GC[4]。格雷碼計(jì)數(shù)器200產(chǎn)生具有最低級頻率(1/2) fn的格雷碼GC [O]，產(chǎn)生具有頻率(1/4) fn的格雷碼GC[I]，并產(chǎn)生具有頻率(1/8) fn MHz的格雷碼GC[2]。格雷碼計(jì)數(shù)器200產(chǎn)生具有頻率(1/16)fn的格雷碼GC[3]，并產(chǎn)生具有最高級的格雷碼GC [4]。每一個格雷碼計(jì)數(shù)器200將產(chǎn)生的格雷碼提供到相同ADC塊150_1到150-P中包括的多個列的低級位鎖存部分320。格雷碼計(jì)數(shù)器200使用輸入標(biāo)準(zhǔn)時鐘PLLCK的上升沿來產(chǎn)生二進(jìn)制代碼PG [O]到PG [4]，并且產(chǎn)生輸入時鐘和二進(jìn)制代碼PG [O]到PG [4]。然后，使用與標(biāo)準(zhǔn)時鐘PLLCK具有相同頻率的時鐘CK和反轉(zhuǎn)信號XCK來重新得到每一位的同步，并且輸出格雷碼GC
到GC[4]。另外，格雷碼計(jì)數(shù)器200具有產(chǎn)生位不一致性防止電路34使用的進(jìn)位掩蔽信號(carry mask signal) CMASK的功能。然而,關(guān)于該功能,將與稍后描述的位不一致性防止電路34 —起進(jìn)行描述。每一個格雷碼計(jì)數(shù)器200將產(chǎn)生的格雷碼提供到相同ADC塊150_1到150-P中包括的多個列的低級位鎖存部分320。 標(biāo)準(zhǔn)時鐘PLLCK的傳輸在實(shí)施例中，采用圖7中所示的配置以防止由時鐘供應(yīng)線LCK傳輸?shù)臉?biāo)準(zhǔn)時鐘PLLCK 的占空比損壞(duty breakage)。也就是說，在針對來自PLL電路141的輸出部分的所有行而布線的主時鐘供應(yīng)線MLCK中，由單一的CMOS緩沖器將每一個主反相器MIV用作轉(zhuǎn)發(fā)器。然后，在分支至每一個ADC塊150-1到150-P的格雷碼計(jì)數(shù)器200的子時鐘供應(yīng)線SLCK中，選擇性地將子反相器SIV布置為反轉(zhuǎn)電路，使得通過正邏輯來提供標(biāo)準(zhǔn)時鐘PLLCK。在圖7的示例中，由于ADC塊150-1的格雷碼計(jì)數(shù)器200_1不通過該主反相器MIV(其為轉(zhuǎn)發(fā)器)，所以在子時鐘供應(yīng)線SLCK中不布置子反相器SIV。由于ADC塊150-2的格雷碼計(jì)數(shù)器200_2通過主反相器(其為轉(zhuǎn)發(fā)器)，所以在子時鐘供應(yīng)線SLCK中布置子反相器SIV。下文以相同方式配置。通過采用這種配置，在防止具有近似頻率fn (MHz)的高速的標(biāo)準(zhǔn)時鐘PLLCK的占空比損壞的同時，可以將其維持在近似50%并傳送其至作為供應(yīng)目的地的格雷碼計(jì)數(shù)器200。4.低級位鎖存部分320和高級位紋波計(jì)數(shù)器330的配置示例
低級位鎖存部分320具有如下功能以相同列的比較器310的輸出到低電平的反轉(zhuǎn)作為觸發(fā)，鎖存由相同ADC塊150-1到150-P的格雷碼計(jì)數(shù)器200所產(chǎn)生的格雷碼GC [O]到 GC [4]。圖8是圖示根據(jù)實(shí)施例的格雷碼計(jì)數(shù)器、低級位鎖存部分和高級位紋波計(jì)數(shù)器的輸出的基本排列關(guān)系的圖。圖9是圖示根據(jù)實(shí)施例的低級位鎖存部分中鎖存的格雷碼和高級位紋波計(jì)數(shù)器的每一個計(jì)數(shù)器輸出的示例的圖。4. I低級位鎖存部分的配置示例每一列中布置的低級位鎖存部分320具有低級位鎖存電路(LTC)321到325(32N)，其鎖存每一個格雷碼GC[O]到GC[4]，并且還具有比較器輸出輸入部分(VC0輸入部分)326，其輸入比較器310的輸出。 低級位鎖存電路321取回并鎖存格雷碼計(jì)數(shù)器200的格雷碼GC
。低級位鎖存電路322取回并鎖存格雷碼計(jì)數(shù)器200的格雷碼GC[1]。低級位鎖存電路323取回并鎖存格雷碼計(jì)數(shù)器200的格雷碼GC[2]。低級位鎖存電路324取回并鎖存格雷碼計(jì)數(shù)器200的格雷碼GC[3]。低級位鎖存電路325取回并鎖存格雷碼計(jì)數(shù)器200的格雷碼GC[4]。然后，距離高級側(cè)最遠(yuǎn)的低級位鎖存電路325的輸出通過位不一致性防止電路34提供給高級M位的高級位計(jì)數(shù)器部分330的距離低級側(cè)最遠(yuǎn)的位紋波計(jì)數(shù)器CT331。并且，低級位鎖存電路321到325具有如下功能當(dāng)處于⑶S的P相時傳輸并輸出鎖存數(shù)據(jù)到數(shù)據(jù)傳輸線LTRF。在這種情況下，在后級信號處理電路180中執(zhí)行P相數(shù)據(jù)處理。通過延遲VCO的驅(qū)動圖IOA到圖IOC是用于描述根據(jù)實(shí)施例的延遲VCO驅(qū)動的圖，該延遲VCO驅(qū)動是用于在低級位鎖存部分中的鎖存處理的優(yōu)選驅(qū)動方法。圖IOA示意性地示出了一個ADC塊的低級位鎖存部分。圖IOB示出了比較器310的輸出信號VCO未延遲的正常VCO驅(qū)動的定時。圖IOC示出了比較器310的輸出信號VCO延遲的延遲VCO驅(qū)動的定時。如圖IOB所示，在比較器310的輸出信號VCO未延遲的正常VCO驅(qū)動的情況下，由于鎖存處于信號VCO的下降沿的定時處，所以當(dāng)鎖存節(jié)點(diǎn)ND322來回切換(toggle)時功耗高，直到設(shè)定數(shù)據(jù)為止。如圖IOC所示，在比較器310的輸出信號VCO延遲的延遲VCO驅(qū)動的情況下，鎖存是在信號VCO的下降沿的定時之后的η秒。結(jié)果，由于不存在鎖存節(jié)點(diǎn)ND322的來回切換，因此可以抑制功耗，直到信號VCO的邊沿定時。在延遲VCO驅(qū)動的情況下，例如，在VCO輸入部分326中，可以布置延遲元件并配置為手動調(diào)節(jié)。4. 2高級位計(jì)數(shù)器部分的配置示例經(jīng)由防止位不一致性的位不一致性防止電路340，將高級位計(jì)數(shù)器部分330布置在具有這種配置的低級位鎖存部分320的輸出側(cè)。高級位計(jì)數(shù)器部分330配置為使得具有M位(在該示例中M=IO)的紋波計(jì)數(shù)器(二進(jìn)制計(jì)數(shù)器)CT331到CT340級聯(lián)連接。將紋波計(jì)數(shù)器CT331到CT340形成為遞增遞減(U/D)計(jì)數(shù)器。如圖9所示，在距離低級位鎖存部分320的高級側(cè)最遠(yuǎn)的低級位鎖存電路325中鎖存的格雷碼GC[N(=4)]的下降沿的定時，使用距離低級側(cè)最遠(yuǎn)的紋波計(jì)數(shù)器CT331來計(jì)數(shù)高級位計(jì)數(shù)器部分330。接下來，在前級紋波計(jì)數(shù)器CT331的下降沿的定時，計(jì)數(shù)后級紋波計(jì)數(shù)器CT332。在下文中，以相同的方式，在前級紋波計(jì)數(shù)器的輸出信號的下降沿的定時，執(zhí)行計(jì)數(shù)操作。紋波計(jì)數(shù)器的具體配置示例 圖10是圖示根據(jù)實(shí)施例的高級側(cè)紋波計(jì)數(shù)器的具體配置示例的電路示意圖。圖11的高級側(cè)紋波計(jì)數(shù)器示出了紋波計(jì)數(shù)器CT331到CT340的共同電路配置。這里，將描述紋波計(jì)數(shù)器CT331作為示例。紋波計(jì)數(shù)器CT331由觸發(fā)器FF331以及在觸發(fā)器FF331的時鐘輸入級中布置的ORNAND 門 0RNA331 構(gòu)成。在ORNAND門0RNA331的OR門0R331的第一輸入端輸入前級進(jìn)位輸出COUT作為進(jìn)位輸入CIN (時鐘輸入)，并且將第一外部控制信號HLDCK提供到第二輸入端。將OR門0R331的輸出提供到NAND門NAND331的第一輸入端，并且將第二外部控制信號xRVDCK提供到第二輸入端。NAND門NA331的輸出連接到觸發(fā)器FF331的時鐘節(jié)點(diǎn)ND331。在當(dāng)ORNAND門0RNA331的輸出節(jié)點(diǎn)ND331是低電平時的情況下，在觸發(fā)器FF331中，將輸出節(jié)點(diǎn)ND332的鎖存數(shù)據(jù)提供到Q輸入側(cè)。在當(dāng)節(jié)點(diǎn)ND331是高電平時的情況下，在觸發(fā)器FF331中，輸出節(jié)點(diǎn)ND332的鎖存數(shù)據(jù)變?yōu)镼輸入側(cè)電平的相反電平。具有這種配置的紋波計(jì)數(shù)器CT331具有當(dāng)在P相和D相之間變化時的數(shù)據(jù)反轉(zhuǎn)功倉泛。圖12是用于描述當(dāng)在圖11的紋波計(jì)數(shù)器CT331的P相和D相之間變化時的數(shù)據(jù)反轉(zhuǎn)功能的圖。P相中的數(shù)據(jù)對應(yīng)于第一數(shù)據(jù)，并且D相中的數(shù)據(jù)對應(yīng)于第二數(shù)據(jù)。圖11的紋波計(jì)數(shù)器CT331直接控制來自外側(cè)的每一位的時鐘線，并且通過計(jì)數(shù)操作所需的上升(Rise)/下降(Fall)沿的唯一一次強(qiáng)制相加而能夠?qū)崿F(xiàn)所有位的數(shù)據(jù)反轉(zhuǎn)(data reversal)。在該示例的情況下，在第一外部控制信號HLDCK保持在高電平的狀態(tài)下，通過將第二外部控制信號xRVDCK從高電平改變?yōu)榈碗娖?，可以將?jié)點(diǎn)ND331的電平從低電平改變?yōu)槁勲娖?。?jù)此，可以反轉(zhuǎn)數(shù)據(jù)。圖13是圖示作為示例的、在四個紋波計(jì)數(shù)器級聯(lián)連接的情況下包括輸出數(shù)據(jù)的狀態(tài)轉(zhuǎn)變的時序圖的圖。在該示例中，執(zhí)行計(jì)數(shù)遞增操作，并且在計(jì)數(shù)值變?yōu)椤?”之后，在第一外部控制信號HLDCK保持在高電平的狀態(tài)下，通過將第二外部控制信號xRVDCK從高電平改變?yōu)榈碗娖絹韴?zhí)行數(shù)據(jù)反轉(zhuǎn)。據(jù)此，從“-7”改變到遞減計(jì)數(shù)器。以這種方式，高級位計(jì)數(shù)器330具有在每一列中執(zhí)行上述位的⑶S處理的功能。因此，在每一個列處理部分300，將低級5 (N)位格雷碼GC[O]到GC[4]中的鎖存數(shù)據(jù)以及具有高級10 (M)位中每一列的紋波計(jì)數(shù)器執(zhí)行的CDS的數(shù)據(jù)輸出到數(shù)據(jù)傳輸線LTRF。經(jīng)由數(shù)據(jù)傳輸線LTR將數(shù)據(jù)提供到信號處理電路180，并執(zhí)行整體⑶S。圖14是示意性地圖示根據(jù)實(shí)施例的后級信號處理電路的⑶S計(jì)算處理的圖。圖15是圖示根據(jù)實(shí)施例的格雷碼和二進(jìn)制數(shù)據(jù)的CDS計(jì)算處理的具體 示例的圖。如圖14中基本所不的那樣，向信號處理電路180輸入P相格雷碼GC_P[4:0]、D相格雷碼GC_D[4:0]以及高級位BIN[14:5](其為預(yù)先執(zhí)行了⑶S的二進(jìn)制數(shù)據(jù))。信號處理電路180具有從格雷碼轉(zhuǎn)換為二進(jìn)制碼的轉(zhuǎn)換電路181。轉(zhuǎn)換電路181將P相格雷碼GC_P[4:0]轉(zhuǎn)換為二進(jìn)制代碼BC_P[4:0]。轉(zhuǎn)換電路181將D相格雷碼GC_D[4:0]轉(zhuǎn)換為二進(jìn)制代碼BC_D[4:0]。信號處理電路180在相加部分182中將高級位BIN[14:5]和D相二進(jìn)制代碼BC_D [4:0]相加。然后，信號處理電路180在相減部分183中從相加部分182的相加結(jié)果S182中減去P相二進(jìn)制代碼BC_P [4:0]。接著，通過信號處理電路180在相加部分184中將初始值FV (實(shí)施例中為32)與相減部分的相減結(jié)果相加，獲得已經(jīng)執(zhí)行了整體⑶S計(jì)算的數(shù)據(jù)raS_DATA[14:0]。在圖15的不例中，從初始復(fù)位值-32執(zhí)行P相和D相計(jì)數(shù),并最終在/[目號處理電路(DPU) 180中執(zhí)行低級格雷碼的上述⑶S計(jì)算?？梢詫⒂?jì)算公式表示如下。 ⑶S數(shù)據(jù)=二進(jìn)制代碼+D相格雷數(shù)據(jù)-P相格雷數(shù)據(jù)+32數(shù)字位即，CDS_DATA [14:0] =BIN [14:5] +BC_D [4:0] _BC_P [4:0] +32另外，可以配置為使得低級位鎖存電路321到325的鎖存數(shù)據(jù)在各列中執(zhí)行計(jì)算處理,并且執(zhí)行⑶S處理。圖16是圖示⑶S處理部分的配置示例的電路示意圖，所述⑶S處理部分在各列中執(zhí)行低級位鎖存電路的鎖存數(shù)據(jù)的計(jì)算處理并執(zhí)行CDS處理。除了代碼鎖存部分CLT321到CLT32N (這里，示出了直到CLT323)之外，⑶S處理部分327具有觸發(fā)器FF321、FF322、FF323 (FF324、FF325)(其為遞增遞減計(jì)數(shù)器)。CDS 處理部分 327 具有 2 輸入 NAND 門 NA321、NA322、NA323(NA324、NA325)和 EXOR門EX321、EX322 (EX323、EX324)(其為代碼轉(zhuǎn)換電路)。在處理部分中，將最低級的低級位鎖存電路321的代碼鎖存部分CLT321中鎖存的格雷碼GC
原樣地處理為二進(jìn)制代碼BD [O]。將最低級二進(jìn)制代碼BD[O]提供到NAND門NA321的第一輸入端。將脈沖信號CNTPLS[O]提供到NAND門NA321的第二輸入端。NAND門NA321的輸出端連接到觸發(fā)器FF321的端子RCK。
另外，觸發(fā)器FF321的反轉(zhuǎn)輸出端XQ連接到其自己的數(shù)據(jù)輸入端D以及后級觸發(fā)器FF322的時鐘端。當(dāng)鎖存數(shù)據(jù)從“O”變?yōu)椤癐”時，觸發(fā)器FF321輸出進(jìn)位。除了最低級位，通過進(jìn)行同一級處鎖存的格雷碼GC與前級二進(jìn)制代碼BD的異或(EX0R)，將低級位轉(zhuǎn)換為二進(jìn)制代碼BD [I]到BD [5]。S卩，關(guān)于低級位鎖存電路322的代碼鎖存部分CLT322中鎖存的格雷碼GC[1]，使用EXOR門EX321與前級二進(jìn)制代碼BD [O]進(jìn)行EX0R，并轉(zhuǎn)換為二進(jìn)制代碼BD [I]。將最低級二進(jìn)制代碼BD[1]提供到NAND門NA322的第一輸入端。將脈沖信號CNTPLS[I]提供到NAND門NA322的第二輸入端。NAND門NA322的輸出端連接到觸發(fā)器FF322的端子RCK。 另外，觸發(fā)器FF322的反轉(zhuǎn)輸出端XQ連接到其自己的數(shù)據(jù)輸入端D和后級觸發(fā)器FF323的時鐘端。當(dāng)鎖存數(shù)據(jù)從“O”變?yōu)椤癐”時，觸發(fā)器FF322輸出進(jìn)位。關(guān)于低級位鎖存電路323的代碼鎖存部分CLT323中鎖存的格雷碼GC[2]，使用EXOR門EX322與前級二進(jìn)制代碼BD [I]進(jìn)行EX0R，并轉(zhuǎn)換為二進(jìn)制代碼BD [2]。將最低級二進(jìn)制代碼BD[2]提供到NAND門NA323的第一輸入端。將脈沖信號CNTPLS[2]提供到NAND門NA323的第二輸入端。NAND門NA323的輸出端連接到觸發(fā)器FF323的端子RCK。另外，觸發(fā)器FF322的反轉(zhuǎn)輸出端XQ連接到其自己的數(shù)據(jù)輸入端D和后級觸發(fā)器FF323的時鐘端。當(dāng)鎖存數(shù)據(jù)從“O”變?yōu)椤癐”時，觸發(fā)器FF323輸出進(jìn)位。在下文中，同樣在低級位鎖存電路324和325的級中，執(zhí)行類似的處理。另外，每次一個脈沖地依次輸入脈沖信號CNTPLS [O]、[I]、[2]、[3]和[4]。5.位不一致性防止電路340的配置示例如前所述，在列處理部分300中，布置位不一致性防止電路340，其防止在距離高級側(cè)最遠(yuǎn)的低級位鎖存電路與距離高級位紋波計(jì)數(shù)器330的低級側(cè)最遠(yuǎn)的高級位紋波計(jì)數(shù)器電路的輸出之間的位不一致性。由于如下原因，布置位不一致性防止電路340。諸如在本實(shí)施例中，在具有格雷碼和二進(jìn)制代碼的復(fù)合計(jì)數(shù)器方法中，存在這樣的考慮當(dāng)在格雷碼最高級位GC[4]的改變點(diǎn)定時處鎖存數(shù)據(jù)時，產(chǎn)生所謂的亞穩(wěn)性。當(dāng)產(chǎn)生亞穩(wěn)性時，在格雷碼最高級位數(shù)據(jù)(GD)和二進(jìn)制代碼最低級位數(shù)據(jù)BD [5]之間產(chǎn)生數(shù)據(jù)不一致性。結(jié)果，存在將出現(xiàn)錯誤計(jì)數(shù)的可能性。關(guān)于此，將與圖17A和圖17B相關(guān)聯(lián)地進(jìn)行描述。圖17A和圖17B是圖示在當(dāng)不提供位不一致性防止電路時的情況下的時序圖和配置的圖。如圖17A所示，在不提供位不一致性防止電路時的情況下，當(dāng)在格雷碼GC[4]的下降沿改變點(diǎn)處鎖存數(shù)據(jù)時，取決于定時產(chǎn)生亞穩(wěn)性。據(jù)此，不能獲得格雷碼數(shù)據(jù)⑶[4]與二進(jìn)制數(shù)據(jù)BD[5]之間的一致性，并且存在將出現(xiàn)32個數(shù)字的數(shù)據(jù)飛躍(data flight)的可能性。
S卩，如圖17B所示，盡管不存在格雷碼數(shù)據(jù)⑶[4]的下降沿，但是產(chǎn)生進(jìn)位(C0UT)，高電平二進(jìn)制位BD[5]反轉(zhuǎn)，并且作為結(jié)果出現(xiàn)數(shù)據(jù)飛躍。圖18A和圖18B是圖示在布置位不一致性防止電路時的情況下的時序圖和配置的圖。在本實(shí)施例中，如圖18B所示，在位不一致性防止電路340中，使用進(jìn)位掩蔽信號CMASK來暫時地掩蔽由格雷碼數(shù)據(jù)⑶[4]的下降沿產(chǎn)生的進(jìn)位(C0UT)。然后，在掩蔽的釋放之后，由格雷碼數(shù)據(jù)GD[4]的值輸出進(jìn)位C0UT。以這種方式，在實(shí)施例中，通過引入位不一致性防止電路340和進(jìn)位掩蔽信號CMASK,防止了代碼鎖存錯誤。
位不一致性防止電路340具有位不一致性防止鎖存電路341。在鎖存電路341中，提供進(jìn)位掩蔽信號CMASK。當(dāng)進(jìn)位掩蔽信號CMASK保持在高電平時，鎖存電路341掩蔽對應(yīng)格雷碼數(shù)據(jù)GD [4]的進(jìn)位COUT的輸出(停止預(yù)定時間段)。然后，經(jīng)過預(yù)定時間段，并且當(dāng)進(jìn)位掩蔽信號CMASK改變到低電平時輸出進(jìn)位COUT。以這種方式，在距離高級側(cè)最遠(yuǎn)的低級位鎖存電路325的輸出通過位不一致性防止電路340停止輸出預(yù)定時間段之后，將其提供到高級M位的高級位計(jì)數(shù)器部分330的、距離低級側(cè)最遠(yuǎn)的紋波計(jì)數(shù)器CT331。圖19是用于描述根據(jù)實(shí)施例的進(jìn)位掩蔽信號的波形圖。在格雷碼(GC)最高級位的下降沿的定時，需要進(jìn)位掩蔽信號CMASK是處于高電平的信號。在格雷碼N位的情況下，可以使用最高級位(第N位)下面一個的位(即，第N-I位)的反轉(zhuǎn)信號作為進(jìn)位掩蔽信號CMASK。對于所有N的值都是如此。在該示例中，采用等效于格雷碼GC[3]的反轉(zhuǎn)信號的信號作為進(jìn)位掩蔽信號CMASK0圖20是圖示包括進(jìn)位掩蔽信號產(chǎn)生電路和位不一致性防止電路340的列處理部分的配置示例的圖。進(jìn)位掩蔽信號產(chǎn)生電路350具有NOR門351和緩沖器352。在NOR 351中，將作為最高級位(第N位)下面一個的位的格雷碼GC[3]提供到第一輸入端，并且將復(fù)位信號提供到第二輸入端。以這種方式，產(chǎn)生進(jìn)位掩蔽信號CMASK，作為等效于格雷碼GC[3]的反轉(zhuǎn)信號的信號。在圖20的配置中，位不一致性防止電路340具有反相器IV342和343，其串聯(lián)連接到進(jìn)位掩蔽信號CMASK的供應(yīng)線。由于反相器IV342的輸出，獲得進(jìn)位掩蔽信號CMASK的反轉(zhuǎn)信號XCMASK，并且由于反相器IV343的輸出，獲得具有與格雷碼GC[3]相同相位的進(jìn)位掩蔽信號CMASK。以這種方式，在格雷碼GC[4]的下降沿附近(其中存在產(chǎn)生亞穩(wěn)性的可能性)，通過進(jìn)位掩蔽信號CMASK來掩蔽后級進(jìn)位，并且當(dāng)釋放掩蔽時，由GD[4]的值產(chǎn)生進(jìn)位。
并且，還可以在不提供位不一致性防止電路340的情況下通過數(shù)據(jù)鎖存定時調(diào)整來防止亞穩(wěn)性的產(chǎn)生。圖21是圖示數(shù)據(jù)鎖存定時調(diào)整電路的配置示例的圖。圖22是圖示圖21的電路的時序圖的圖。例如，在VCO輸入部分326中布置數(shù)據(jù)鎖存定時調(diào)整電路360。數(shù)據(jù)鎖存定時調(diào)整電路360將比較器310的輸出信號VCO (其用在距離高級側(cè)最遠(yuǎn)的低級位鎖存電路325的鎖存操作中)與格雷碼數(shù)據(jù)GD的電平(即，低級位鎖存電路325的鎖存節(jié)點(diǎn)ND332的信號)同步。并且，它具有延遲與格雷碼數(shù)據(jù)⑶同步的信號VCO以使得在改變格雷碼GC并將其提供到低級位鎖存電路325的定時處不執(zhí)行鎖存的功能。
數(shù)據(jù)鎖存定時調(diào)整電路360具有同步鎖存電路361和362以及延遲部分363。同步鎖存電路361具有與格雷碼數(shù)據(jù)信號GD同步地鎖存和輸出信號VCO的功能。同步鎖存電路362具有與格雷碼數(shù)據(jù)信號GD的反轉(zhuǎn)信號CGD同步地鎖存和輸出信號VCO的功能。當(dāng)同步鎖存電路361執(zhí)行信號VCO的輸出時，將同步鎖存電路362的輸出保持在高阻抗(Hi-Z)。以相同的方式，當(dāng)同步鎖存電路362執(zhí)行信號VCO的輸出時，將同步鎖存電路361的輸出保持在高阻抗(Hi-Z)。延遲部分363延遲信號VC0，所述信號VCO通過同步鎖存電路361和362與格雷碼數(shù)據(jù)同步并被延遲，以使得在格雷碼GC改變的定時處不執(zhí)行鎖存，并將其提供到低級位鎖存電路325。通過一個或多個延遲元件DLY來形成延遲部分363，并且延遲部分363通過元件數(shù)量或延遲元件的延遲值來調(diào)整信號VCO的延遲量。以這種方式，將經(jīng)同步和延遲的鎖存信號(VC0_delay)(其與格雷碼同步并通過數(shù)據(jù)鎖存定時調(diào)整電路360賦予延遲)用作鎖存信號，并且對其進(jìn)行設(shè)置以便在位改變點(diǎn)定時不執(zhí)行數(shù)據(jù)鎖存。據(jù)此，可以防止如圖22所示的亞穩(wěn)性的產(chǎn)生。另外，在數(shù)據(jù)鎖存定時調(diào)整電路360中，并行提供同步鎖存電路361和362的原因在于使得列ADC 150以時鐘半周期分辨率操作。S卩，為了維持分辨率，并行提供同步鎖存電路361和362以便同步鎖存，從而并行地執(zhí)行格雷碼數(shù)據(jù)的上升沿和下降沿的定時。由于普通列ADC中的功耗主要由每一列中的紋波計(jì)數(shù)器的低級側(cè)位構(gòu)成，因此根據(jù)實(shí)施例的列ADC 150以如下方式配置。在不執(zhí)行每一列的低級側(cè)位的計(jì)數(shù)操作的情況下，列ADC 150采用對于每一列鎖存N位格雷碼計(jì)數(shù)器200的輸出碼的配置，在多個列中布置該N位格雷碼計(jì)數(shù)器200，并且與標(biāo)準(zhǔn)時鐘PLLCK同步執(zhí)行計(jì)數(shù)。據(jù)此，設(shè)置AD轉(zhuǎn)換值。在實(shí)施例的列ADC 150中，由定時控制電路140的PLL電路產(chǎn)生的標(biāo)準(zhǔn)時鐘PLLCK僅輸入到格雷碼計(jì)數(shù)器的一些單元。結(jié)果，可以減小布線上的負(fù)荷，并增大操作頻率。
并且，在實(shí)施例的列ADC 150中，由于對于每一列不執(zhí)行低級位的計(jì)數(shù)操作，因此可以將功耗抑制得小。在列ADC 150中，關(guān)于計(jì)數(shù)器高級側(cè)位，可以使用計(jì)數(shù)器輸出第N位的代碼(時鐘)來執(zhí)行紋波計(jì)數(shù)操作。據(jù)此，可以在各列中執(zhí)行數(shù)字⑶S，并且還可以抑制水平傳輸布線的面積。并且，列ADC 150可以采用這樣的配置其中，通過在各列中布置計(jì)算器等，甚至關(guān)于鎖存的低級位，在各列中執(zhí)行所謂的垂直(V)方向計(jì)算。本實(shí)施例的列ADC 150可以與在具有同時暫時分辨率的情況下的全位紋波計(jì)數(shù)器方法相比較并且可以抑制功耗最多到大約1/8。
并且，根據(jù)實(shí)施例，可以防止通過一種計(jì)數(shù)器的錯誤計(jì)數(shù)，所述計(jì)數(shù)專用于具有格雷碼和二進(jìn)制碼的復(fù)合計(jì)數(shù)器方法并且歸因于格雷和二進(jìn)制碼的不一致性?？梢詰?yīng)用具有這種效果的固態(tài)成像元件，作為數(shù)碼相機(jī)或攝像機(jī)的成像器件。6.相機(jī)系統(tǒng)的配置示例圖23是圖示其中應(yīng)用了根據(jù)本發(fā)明的實(shí)施例的固態(tài)成像元件的相機(jī)系統(tǒng)的配置示例。如圖23所示，相機(jī)系統(tǒng)400具有成像器件410，其能夠應(yīng)用根據(jù)實(shí)施例的固態(tài)成像元件100。相機(jī)系統(tǒng)400具有鏡頭420，其例如在成像表面上使入射光(圖像光)成像，作為將入射光引導(dǎo)(成像被攝體圖像)至成像器件410的像素區(qū)域的光學(xué)系統(tǒng)。并且，相機(jī)系統(tǒng)400具有驅(qū)動成像器件410的驅(qū)動電路(DRV)430和處理成像器件410的輸出信號的信號處理電路(PRC) 440。驅(qū)動電路430具有定時發(fā)生器(未示出)，其產(chǎn)生各種定時信號，包括時鐘脈沖和開始脈沖，所述開始脈沖驅(qū)動成像器件410中的電路，并且所述驅(qū)動電路430通過預(yù)定定時信號驅(qū)動成像器件410。并且，信號處理電路440關(guān)于成像器件410的輸出信號執(zhí)行特定信號處理。例如，在記錄介質(zhì)(如，存儲器)中記錄由信號處理電路440處理的圖像信號。通過打印機(jī)等將記錄介質(zhì)中記錄的圖像信息做成硬拷貝。并且，顯示由信號處理電路440處理的圖像信號，作為由液晶顯示器等形成的監(jiān)視器上的運(yùn)動圖像。如上所述，在諸如數(shù)碼相機(jī)之類的成像裝置中，通過安裝之前所述的固態(tài)成像元件100作為成像器件410，可以實(shí)現(xiàn)高精度相機(jī)。
權(quán)利要求
1.一種固態(tài)成像器件，包括 列處理部分，包括低級位鎖存部分，其中 所述低級位鎖存部分接收來自比較器的比較器輸出和來自計(jì)數(shù)器的計(jì)數(shù)輸出，并且所述低級位鎖存部分鎖存計(jì)數(shù)值。
2.根據(jù)權(quán)利要求I所述的固態(tài)成像器件，其中 所述計(jì)數(shù)器配置為輸出計(jì)數(shù)輸出，以使得計(jì)數(shù)輸出僅轉(zhuǎn)變一位。
3.根據(jù)權(quán)利要求2所述的固態(tài)成像器件，其中 所述計(jì)數(shù)器是格雷碼計(jì)數(shù)器。
4.根據(jù)權(quán)利要求3所述的固態(tài)成像器件，其中 所述低級位鎖存部分包括多個低級位鎖存電路。
5.根據(jù)權(quán)利要求4所述的固態(tài)成像器件，其中 所述列處理部分進(jìn)一步包括高級位計(jì)數(shù)部分，并且 所述高級位計(jì)數(shù)部分接收距離所述低級位鎖存部分的高級側(cè)最遠(yuǎn)的低級位鎖存電路之一的鎖存輸出，并且所述高級位計(jì)數(shù)部分執(zhí)行計(jì)數(shù)操作。
6.根據(jù)權(quán)利要求4所述的固態(tài)成像器件，其中 所述格雷碼計(jì)數(shù)器輸出多個格雷碼計(jì)數(shù)，并且 每一個所述低級位鎖存電路接收至少一個格雷碼計(jì)數(shù)。
7.根據(jù)權(quán)利要求5所述的固態(tài)成像器件，其中 所述比較器將基準(zhǔn)信號與模擬信號進(jìn)行比較，所述模擬信號從像素部分輸出。
8.根據(jù)權(quán)利要求7所述的固態(tài)成像器件，其中 所述比較器輸出為高直到基準(zhǔn)信號和模擬信號匹配為止，并且當(dāng)基準(zhǔn)信號和模擬信號匹配時，所述比較器輸出為低。
9.根據(jù)權(quán)利要求I所述的固態(tài)成像器件，其中 所述比較器輸出從高到低的轉(zhuǎn)變觸發(fā)所述低級位鎖存部分的計(jì)數(shù)輸出的鎖存操作。
10.根據(jù)權(quán)利要求I所述的固態(tài)成像器件，進(jìn)一步包括 相關(guān)二重采樣處理部分，執(zhí)行所述低級位鎖存部分的鎖存數(shù)據(jù)的相關(guān)二重采樣處理。
11.一種固態(tài)成像器件，包括 計(jì)數(shù)器；以及 多個列處理部分，每一個列處理部分包括比較器和低級位鎖存部分，其中在每一個列處理部分內(nèi)，所述低級位鎖存部分接收來自比較器的比較器輸出和來自計(jì)數(shù)器的計(jì)數(shù)輸出，并且所述低級位鎖存部分鎖存計(jì)數(shù)值。
12.根據(jù)權(quán)利要求11所述的固態(tài)成像器件，其中 所述計(jì)數(shù)器配置為輸出計(jì)數(shù)輸出，以使得計(jì)數(shù)輸出僅轉(zhuǎn)變一位。
13.根據(jù)權(quán)利要求12所述的固態(tài)成像器件，其中 所述計(jì)數(shù)器是格雷碼計(jì)數(shù)器。
14.根據(jù)權(quán)利要求13所述的固態(tài)成像器件，其中 所述低級位鎖存部分包括多個低級位鎖存電路。
15.根據(jù)權(quán)利要求14所述的固態(tài)成像器件，其中 每一個所述列處理部分進(jìn)一步包括高級位計(jì)數(shù)部分，并且在每一個列處理部分中，所述高級位計(jì)數(shù)部分接收來自距離所述低級位鎖存部分的高級側(cè)最遠(yuǎn)的低級位鎖存電路之一的鎖存輸出，并且所述高級位計(jì)數(shù)部分執(zhí)行計(jì)數(shù)操作。
16.根據(jù)權(quán)利要求14所述的固態(tài)成像器件，其中 所述格雷碼計(jì)數(shù)器輸出多個格雷碼計(jì)數(shù)，并且 每一個所述低級位鎖存電路接收至少一個格雷碼計(jì)數(shù)。
17.根據(jù)權(quán)利要求15所述的固態(tài)成像器件，其中 所述比較器將基準(zhǔn)信號與模擬信號進(jìn)行比較，所述模擬信號從像素部分輸出。
18.根據(jù)權(quán)利要求17所述的固態(tài)成像器件，其中 在每一個列處理部分內(nèi)，所述比較器輸出為高直到基準(zhǔn)信號和模擬信號匹配為止，并且當(dāng)基準(zhǔn)信號和模擬信號匹配時，所述比較器輸出為低。
19.根據(jù)權(quán)利要求11所述的固態(tài)成像器件，其中 在每一個列處理部分內(nèi)，所述比較器輸出從高到低的轉(zhuǎn)變觸發(fā)所述低級位鎖存部分的計(jì)數(shù)輸出的鎖存操作。
20.根據(jù)權(quán)利要求11所述的固態(tài)成像器件，其中 每一個所述列處理部分進(jìn)一步包括相關(guān)二重采樣處理部分，并且在每一個列處理部分內(nèi)，所述相關(guān)二重采樣處理部分執(zhí)行所述低級位鎖存部分的鎖存數(shù)據(jù)的相關(guān)二重處理。
21.一種模數(shù)轉(zhuǎn)換方法，包括 將比較器輸出輸出到低級位鎖存部分； 將計(jì)數(shù)輸出輸出到所述低級位鎖存部分；以及 以所述低級位鎖存部分鎖存計(jì)數(shù)值。
22.根據(jù)權(quán)利要求21所述的固態(tài)成像器件，其中 在輸出計(jì)數(shù)輸出時，所述計(jì)數(shù)輸出僅轉(zhuǎn)變一位。
23.根據(jù)權(quán)利要求22所述的模數(shù)轉(zhuǎn)換方法，其中 所述計(jì)數(shù)輸出是格雷碼計(jì)數(shù)。
24.根據(jù)權(quán)利要求23所述的模數(shù)轉(zhuǎn)換方法，其中 以所述低級位鎖存部分鎖存計(jì)數(shù)值包括以所述低級位鎖存部分內(nèi)包括的多個低級位鎖存電路來鎖存計(jì)數(shù)值。
25.根據(jù)權(quán)利要求24所述的模數(shù)轉(zhuǎn)換方法，進(jìn)一步包括 向高級位計(jì)數(shù)部分輸出距離所述低級位鎖存部分的高級側(cè)最遠(yuǎn)的低級位鎖存電路之一的鎖存輸出，以及 在所述高級位計(jì)數(shù)部分中執(zhí)行計(jì)數(shù)操作。
26.根據(jù)權(quán)利要求24所述的模數(shù)轉(zhuǎn)換方法，其中 向所述低級位鎖存部分輸出計(jì)數(shù)輸出包括輸出多個格雷碼計(jì)數(shù)到所述低級位鎖存部分，并且 每一個所述低級位鎖存電路接收至少一個格雷碼計(jì)數(shù)。
27.根據(jù)權(quán)利要求25所述的模數(shù)轉(zhuǎn)換方法，進(jìn)一步包括 將基準(zhǔn)信號與模擬信號進(jìn)行比較，所述模擬信號從像素部分輸出。
28.根據(jù)權(quán)利要求27所述的模數(shù)轉(zhuǎn)換方法，進(jìn)一步包括將高電平輸出到所述低級位鎖存部分，直到基準(zhǔn)信號與模擬信號匹配為止，并且當(dāng)基準(zhǔn)信號與模擬信號匹配時，將低電平輸出到所述低級位鎖存部分。
29.根據(jù)權(quán)利要求21所述的模數(shù)轉(zhuǎn)換方法，進(jìn)一步包括 以所述比較器輸出從高到低的轉(zhuǎn)變觸發(fā)所述低級位鎖存部分的輸出計(jì)數(shù)輸出的計(jì)數(shù)器的鎖存操作。
30.根據(jù)權(quán)利要求21所述的模數(shù)轉(zhuǎn)換方法，進(jìn)一步包括 執(zhí)行所述低級位鎖存部分的鎖存數(shù)據(jù)的相關(guān)二重采樣處理。
31.一種模數(shù)轉(zhuǎn)換方法，包括 將比較器輸出輸出到多個低級位鎖存部分； 將計(jì)數(shù)輸出輸出到低級位鎖存部分；以及 以所述低級位鎖存部分鎖存計(jì)數(shù)值。
32.根據(jù)權(quán)利要求31所述的固態(tài)成像器件，其中 在輸出計(jì)數(shù)輸出時，所述計(jì)數(shù)輸出僅轉(zhuǎn)變一位。
33.根據(jù)權(quán)利要求32所述的模數(shù)轉(zhuǎn)換方法，其中 所述計(jì)數(shù)輸出為格雷碼計(jì)數(shù)。
34.根據(jù)權(quán)利要求33所述的模數(shù)轉(zhuǎn)換方法，其中 以所述低級位鎖存部分鎖存計(jì)數(shù)值包括對于每一個低級位鎖存部分，以每一個低級位鎖存部分中包括的多個低級位鎖存電路鎖存計(jì)數(shù)值。
35.根據(jù)權(quán)利要求34所述的模數(shù)轉(zhuǎn)換方法，進(jìn)一步包括 向多個高級位計(jì)數(shù)部分輸出距離每一個低級位鎖存部分的高級側(cè)最遠(yuǎn)的低級位鎖存電路的鎖存輸出，以及 在所述高級位計(jì)數(shù)部分中執(zhí)行計(jì)數(shù)操作。
36.根據(jù)權(quán)利要求34所述的模數(shù)轉(zhuǎn)換方法，其中 向所述低級位鎖存部分輸出計(jì)數(shù)輸出包括輸出多個格雷碼計(jì)數(shù)到低級位鎖存部分，并且 每一個所述低級位鎖存部分中包括的每一個低級位鎖存電路接收至少一個格雷碼計(jì)數(shù)。
37.根據(jù)權(quán)利要求35所述的模數(shù)轉(zhuǎn)換方法，進(jìn)一步包括 對于每一個低級位鎖存部分，將基準(zhǔn)信號與相應(yīng)的模擬信號進(jìn)行比較，所述相應(yīng)的模擬信號從相應(yīng)的像素部分輸出。
38.根據(jù)權(quán)利要求37所述的模數(shù)轉(zhuǎn)換方法，進(jìn)一步包括 向每一個低級位鎖存部分輸出高電平，直到基準(zhǔn)信號與相應(yīng)的模擬信號匹配為止，以及 當(dāng)基準(zhǔn)信號與相應(yīng)的模擬信號匹配時，向所述低級位鎖存部分之一輸出低電平。
39.根據(jù)權(quán)利要求31所述的模數(shù)轉(zhuǎn)換方法，進(jìn)一步包括 以比較器輸出的轉(zhuǎn)變觸發(fā)所述低級位鎖存部分的輸出計(jì)數(shù)輸出的計(jì)數(shù)器的鎖存操作。
40.根據(jù)權(quán)利要求31所述的模數(shù)轉(zhuǎn)換方法，進(jìn)一步包括 執(zhí)行所述低級位鎖存部分的鎖存數(shù)據(jù)的相關(guān)二重采樣處理。
全文摘要
在此描述了具有模數(shù)轉(zhuǎn)換器的固態(tài)成像器件以及模數(shù)轉(zhuǎn)換方法。固態(tài)成像器件的示例包括列處理部分，其包括低級位鎖存部分。低級位鎖存部分接收來自比較器的比較器輸出以及來自計(jì)數(shù)器的計(jì)數(shù)輸出，并且低級位鎖存部分鎖存計(jì)數(shù)值。
文檔編號H04N5/3745GK102845055SQ201180020470
公開日2012年12月26日 申請日期2011年4月22日 優(yōu)先權(quán)日2010年4月30日
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