專利名稱：用于集成電路設(shè)備的異構(gòu)物理介質(zhì)附件電路系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本公開涉及集成電路(“1C”)。本發(fā)明可以涉及有關(guān)被設(shè)計(jì)用于相對(duì)通用用途而非在IC的設(shè)計(jì)與制作之前已被完全指定僅有一個(gè)特定用途的1C。這種相對(duì)通用IC的示例是現(xiàn)場可編程門陣列(“FPGA”)、可編程邏輯設(shè)備(“PLD”)、可編程微控制器等等。設(shè)計(jì)、制作(制造)和出售這類通用設(shè)備，從而它們能夠支持各種用戶典型的不同需求。每個(gè)用戶都能夠定制IC(例如，通過編程IC)來執(zhí)行該用戶所需的特定功能。這類相對(duì)通用IC的制造者通常希望能夠提供面向市場的不同部分的一系列此類產(chǎn)品。例如，這類市場的一個(gè)部分可以包括需要能夠支持在系統(tǒng)中的多個(gè)設(shè)備之間(例如在多個(gè)IC之間)的數(shù)據(jù)的極高速度通信IC的用戶?？梢灾С诌@類高速通信的通用IC往往相對(duì)昂貴；但是對(duì)于需要這類高速能力的用戶而言，成本是合理的。相對(duì)通用IC的另一類別用戶可能并不需要這類高速數(shù)據(jù)通信能力。市場的這一部分并不希望支付高速設(shè)備的成本，而是尋找不具備高速能力的較低成本的設(shè)備。除了上述兩種類別的用戶之外，還有一些主要需要相對(duì)低速能力但還需要一些有限高速能力的用戶。例如，這類用戶可能需要能夠處理若干相對(duì)低速串行數(shù)據(jù)信號(hào)以及一些高速串行數(shù)據(jù)信號(hào)的1C。相對(duì)低廉的全低速IC不能滿足用戶的這個(gè)需求；但是全高速IC(盡管它可以滿足用戶的需求)可能過于昂貴，超出用戶支付的意愿。為了更經(jīng)濟(jì)地迎合這種類型用戶的需求(以及增加基本低成本IC設(shè)計(jì)的市場滲透(銷售量))，在主要被設(shè)計(jì)用于支持相對(duì)低速數(shù)據(jù)通信的相對(duì)低速低成本的IC中經(jīng)濟(jì)且有效地包括一些高速數(shù)據(jù)通信能力是有利的。

發(fā)明內(nèi)容
根據(jù)本公開某些可能的方面，集成電路(“1C”)包括物理介質(zhì)接入或附件(attachment) ( “PMA”)電路系統(tǒng)，物理介質(zhì)接入或附件電路系統(tǒng)繼而包括用于串行數(shù)據(jù)信號(hào)的兩個(gè)不同種類的收發(fā)機(jī)信道。一種收發(fā)機(jī)信道適配用于收發(fā)(發(fā)射和/或接收)相對(duì)低速的串行數(shù)據(jù)信號(hào)。另一種收發(fā)機(jī)信道適配用于收發(fā)相對(duì)高速的串行數(shù)據(jù)信號(hào)。高速信道可以備選地可用為鎖相環(huán)(“PLL”)電路系統(tǒng)，該鎖相環(huán)電路系統(tǒng)用于提供時(shí)鐘信號(hào)供其它高速信道和/或低速信道使用。低速信道可以備選地能夠從單獨(dú)的低速PLL電路系統(tǒng)獲取時(shí)鐘信號(hào)。根據(jù)附圖，本公開進(jìn)一步特征及其本質(zhì)和各種優(yōu)勢將更顯而易見。


圖1是根據(jù)本公開的某些可能方面可構(gòu)建的電路系統(tǒng)的示意性實(shí)施方式簡化框圖。圖2是已知電路配置的簡化框圖。圖3是另一已知電路配置的簡化框圖。圖4是又一已知電路配置的簡化框圖。
圖5是根據(jù)本公開的某些可能方面電路示意性實(shí)施方式的簡化框圖。圖6是表示圖5中某些部件的代表性部件的示意性實(shí)施方式的簡化框圖。圖7是表示圖5中某些其它部件的代表性部件的示意性實(shí)施方式的簡化框圖。圖8是圖5示出的內(nèi)容與根據(jù)本公開的某些可能方面示出的更多電路系統(tǒng)一起的示例性實(shí)施方式。圖9是圖8所示內(nèi)容的根據(jù)本公開的某些可能方面的示例性的備選實(shí)施方式。圖10是可以用于本公開中其它地方的不同組件的電路系統(tǒng)的示例性實(shí)施方式簡化框圖。圖11是可以用于本公開中其它地方的不同組件的其它電路系統(tǒng)的示例性實(shí)施方式簡化框圖。圖12是可以用于本公開中其它地方的不同組件的又一些其它電路系統(tǒng)的示例性實(shí)施方式簡化框圖。圖13是可以用于本公開中其它地方的不同組件的再一些的電路的示例性實(shí)施方式簡化示意框圖。
具體實(shí)施例方式圖1中所示了可以根據(jù)本公開構(gòu)建的典型IC 10。IC 10可以是相對(duì)通用的設(shè)備，諸如FPGA、PLD、可編程微控制器等等。術(shù)語“可編程集成電路”、“可編程1C”、“可配置集成電路”、或“可配置1C”中的任何可以被用作所有這類相對(duì)通用設(shè)備的通用術(shù)語。此外，術(shù)語“通用”某些時(shí)候還將用于替代“相對(duì)通用”以簡化詞語。但是應(yīng)當(dāng)理解的是，這些術(shù)語基本上具有相同的含義，即在設(shè)備能夠支持的需求范圍內(nèi)，能夠滿足若干不同需求中任意的設(shè)備?；氐綀D1，設(shè)備10示為包括物理介質(zhì)附件或接入(“PMA”)電路系統(tǒng)20，以及核心電路系統(tǒng)30。PMA電路系統(tǒng)20可以包括若干收發(fā)機(jī)電路系統(tǒng)的信道。每個(gè)這類收發(fā)機(jī)信道可以從IC 10外部的源接收串行數(shù)據(jù)信號(hào)。備選地或附加地，每個(gè)這類收發(fā)機(jī)信道可以向IC 10外部的目的地發(fā)射串行數(shù)據(jù)信號(hào)。在接收機(jī)(“RX”)側(cè)，PMA電路系統(tǒng)20中的收發(fā)機(jī)信道可以(除了別的以外)對(duì)接收到的串行數(shù)據(jù)信號(hào)執(zhí)行時(shí)鐘和數(shù)據(jù)恢復(fù)(“CDR”)操作，以從該信號(hào)恢復(fù)(I)時(shí)鐘信息和(2)數(shù)據(jù)信息。然后信道至少可以將恢復(fù)的數(shù)據(jù)信息應(yīng)用于核心電路系統(tǒng)30。典型地，這在信道已經(jīng)將恢復(fù)的數(shù)據(jù)信息從串行形式轉(zhuǎn)換為并行形式之后完成。在接收機(jī)(“TX”)側(cè)，PMA電路系統(tǒng)20中的收發(fā)機(jī)信道可以(除了別的之外)將從核心電路系統(tǒng)30并行接收的數(shù)據(jù)信號(hào)轉(zhuǎn)換為串行數(shù)據(jù)信號(hào)。信道然后從設(shè)備10輸出所述串行數(shù)據(jù)。(“串行數(shù)據(jù)信號(hào)”可以是所謂的單端信號(hào)，或者可以是由兩個(gè)彼此邏輯互補(bǔ)的信號(hào)分量構(gòu)成的差分信號(hào)。在任何情況下，單數(shù)形式的“串行數(shù)據(jù)信號(hào)”都用于簡化此處所采用的術(shù)語。)核心電路系統(tǒng)30是用于處理從PMA電路系統(tǒng)20接收的數(shù)據(jù)和/或用于向PMA電路系統(tǒng)20應(yīng)用數(shù)據(jù)的典型電路。例如，核心電路系統(tǒng)30可以包括數(shù)字信號(hào)處理(“DSP”)電路、可編程邏輯電路、微處理器電路、存儲(chǔ)器電路等。核心電路系統(tǒng)30本身可以是傳統(tǒng)的。本公開主要涉及由電路系統(tǒng)20示出的通用類型的PMA電路系統(tǒng)。下面的討論由此將主要涉及PMA電路系統(tǒng)，對(duì)于在具有下面描述的PMA電路系統(tǒng)的IC (例如，像10)中包括其它電路(例如，像核心電路系統(tǒng)30)則無需多g。已知的低成本可配置IC典型地關(guān)注與支持具有相對(duì)低速數(shù)據(jù)速率(例如范圍從大約600兆比特每秒(“600Mbps”)至大約6吉比特每秒(“6Gbps”))的收發(fā)機(jī)通信協(xié)議。在典型的已知設(shè)計(jì)中，收發(fā)機(jī)條帶(或高速串行接口( “HSSI”)條帶)(例如，像圖1中的PMA電路系統(tǒng)20)使用單一類型的PMA設(shè)計(jì)(例如對(duì)于所有的收發(fā)機(jī)信道)。該單一類型的PMA設(shè)計(jì)可以使用一個(gè)時(shí)鐘和數(shù)據(jù)恢復(fù)(“CDR”)架構(gòu)，并且由此可以稱為“同構(gòu)” PMA。此處認(rèn)為在上述低速協(xié)議之外，通過使得低成本可配置IC能夠支持有限的高速收發(fā)機(jī)協(xié)議(例如采用比6Gbps更高的數(shù)據(jù)速率)，從而改善低成本可配置IC是期望的。例如，這類附加高速收發(fā)機(jī)能力可以增加IC的市場大小并由此提高其作為制造商產(chǎn)品的價(jià)值。然而，附接到傳統(tǒng)同構(gòu)PMA方案意味著接收機(jī)(“RX”)時(shí)鐘以及數(shù)據(jù)恢復(fù)(“CDR”)電路系統(tǒng)將需要在每個(gè)信道中支持最高數(shù)據(jù)速率，即使這并不為該類低成本產(chǎn)品的市場所期待。以這種方式設(shè)計(jì)PMA(即，在所有收發(fā)機(jī)信道中具有最高數(shù)據(jù)速率CDR能力)將增加收發(fā)機(jī)的面積成本，并且因此挫敗提供一種能夠在性能與價(jià)格之間提供良好平衡的低成本設(shè)備的目標(biāo)。圖2、圖3和圖4示出了低成本可配置IC的已知同構(gòu)PMA設(shè)計(jì)的若干示例。在這些已知的設(shè)計(jì)的每個(gè)設(shè)計(jì)中，所有PMA信道都是一種類型的CDR電路系統(tǒng)，并只支持一種數(shù)據(jù)速率。例如，圖2中示出的已知同構(gòu)PMA布置120包括若干低速收發(fā)機(jī)信道124a-d，以及一些低速、多用途鎖相環(huán)(“PLL”)電路的示例。這些信道中的每個(gè)信道的⑶R電路系統(tǒng)是基于內(nèi)插器的CDR電路系統(tǒng)(此處稱為“iCDR”電路系統(tǒng))。低成本可配置IC受益于諸如使用多用途PLL( “MPLL”)122的資源共享。這能夠有助于降低PLL的區(qū)域成本。MPLL可以被用來為收發(fā)機(jī)信道124提供傳輸(“TX”)時(shí)鐘，或者支持(例如，為其提供時(shí)鐘信號(hào))通用應(yīng)用(例如，在與PMA 120關(guān)聯(lián)的核心電路系統(tǒng)30中)。例如MPLL 122的輸出可以被分解為支持諸如存儲(chǔ)器接口、低電壓差分信號(hào)(“LVDS”)和核心30時(shí)鐘的通用應(yīng)用。圖3示出了另一已知同構(gòu)PMA配置220。該布置也包括采用i⑶R電路的低速收發(fā)機(jī)信道224a和224b。在該布置中，低速PLL224a和224b不是MPLL，而是專用于支持收發(fā)機(jī)信道。圖4示出了又一已知同構(gòu)PMA布置320。在這種布置中，低速收發(fā)機(jī)信道324a_d不是基于內(nèi)插器的，而是可以是基于壓控振蕩器(“VC0”)的。低速PLL 322也不是多用途的，而是專用于支持收發(fā)機(jī)信道。為了給予基本低成本通用IC 一些高速串行數(shù)據(jù)信號(hào)傳輸或通信能力，本公開為IC弓丨入可稱為異構(gòu)PMA的內(nèi)容。與同構(gòu)PMA相比，異構(gòu)PMA架構(gòu)提供有競爭力的成本結(jié)構(gòu)。異構(gòu)PMA包括如下組合(I)低速的基于內(nèi)插器的CDR信道，以及⑵帶有時(shí)鐘倍乘單元(“CMU”)的、高速的基于模擬的CDR信道(例如基于VC0)。(首字母縮略詞“aCDR”可以用于指代基于模擬的CDR)。具有CMU的、高速的基于aCDR的信道可以作為用于收發(fā)機(jī)的高/低速時(shí)鐘源或者作為高速PMA信道而雙任務(wù)工作?；趦?nèi)插器的⑶R( “i⑶R”)通常使用在低端收發(fā)機(jī)中，因?yàn)樗鼈冊(cè)贗C上消耗較少的面積(即占用較少的空間)。然而，iCDR較難重新構(gòu)造(重新設(shè)計(jì))得以運(yùn)行更高的速度。另一方面，aCDR典型地使用在高端接收機(jī)中，因?yàn)樗鼈兡軌蛑С指叩臄?shù)據(jù)速率。然而，aCDR的使用面積要大于iCDR的使用面積。因?yàn)樽罡咚俣仁怯蓧嚎卣袷幤?“VCO”)的速度所決定的，因此較易于設(shè)計(jì)aCDR以更高的頻率運(yùn)行。當(dāng)用于制造IC的規(guī)模(尺寸)變小時(shí)，傾向于增大VCO的速度。便于提供根據(jù)本公開的異構(gòu)PMA電路的考慮是PLL電路的尺寸比基于a⑶R的信道的尺寸更小。通過增加TX驅(qū)動(dòng)器和RX驅(qū)動(dòng)器，PLL可以轉(zhuǎn)變?yōu)榫哂蠧MU的基于a⑶R的信道。由于用于支持收發(fā)機(jī)的高速PLL無法容易地用于為通用應(yīng)用生成時(shí)鐘，將它轉(zhuǎn)換為高速信道是更為經(jīng)濟(jì)有效的。這有效地降低了 PLL的面積成本。圖5示出了根據(jù)本公開的示例性異構(gòu)PMA電路系統(tǒng)420的組件的示例性布置。電路系統(tǒng)420的組件包括低速M(fèi)PLL信道422a和422b、低速收發(fā)機(jī)信道424a_d，以及具有CMU 426a-d的高速收發(fā)機(jī)信道。高速和低速信道優(yōu)選地分別成組，以降低信道對(duì)信道歪斜(skew)(即需要一起使用的不同信道之間的不同信號(hào)延遲量)。例如，所有的信道426a_d需要彼此相鄰放置，以達(dá)到降低歪斜的目的。類似地，信道424a和424b彼此相鄰放置，并且信道424c和信道424d也彼此相鄰放置。如果需要,用于通用應(yīng)用(例如，用于為圖1中的核心電路系統(tǒng)30等提供時(shí)鐘信號(hào))的低速PLL 422a/b備選地或可附加地被用于鐘控HSSI條帶420中低速信道。應(yīng)當(dāng)明白，圖5示出的僅是圖1中IC 10之類的IC上的電路系統(tǒng)420的一個(gè)代表性實(shí)例；圖1 IC 10的PMA電路系統(tǒng)420可以包括根據(jù)本公開的類似420的電路系統(tǒng)的若干實(shí)例(即等同或?qū)嵸|(zhì)上等同重復(fù))。根據(jù)本公開的異構(gòu)PMA方法的主要優(yōu)點(diǎn)在于允許靈活調(diào)整低速信道和高速信道的相對(duì)數(shù)量，以適應(yīng)不同階層用戶的產(chǎn)品需求，與此同時(shí)實(shí)現(xiàn)最低的面積成本。例如，通用IC族中的一個(gè)產(chǎn)品可以具有(制造為具有)像424的相對(duì)大量低速收發(fā)機(jī)信道，而無需或是僅需要相當(dāng)少數(shù)量的像426的高速收發(fā)機(jī)信道。該族中的另一個(gè)產(chǎn)品可以具有(制造為具有)稍微小量的低速信道424和稍微大量的高速信道426。該族中的又一產(chǎn)品可以具有(制造為具有)進(jìn)一步減少數(shù)量的低速信道424和進(jìn)一步增加數(shù)量的高速信道426。高速信道426的數(shù)量(例如相對(duì)低速信道424的數(shù)量)可以由用于支持各種通信協(xié)議所需的PLL的數(shù)量所確定。這可以繼而通過找出有多少不同的用戶使用(或想要使用)通用IC產(chǎn)品而確定。圖6示出了來自圖5的具有CMU的代表性的高速PMA信道426內(nèi)部電路系統(tǒng)的示例性實(shí)施方式。該電路系統(tǒng)包括發(fā)射(或發(fā)射機(jī))緩沖器電路系統(tǒng)(“TX”)510;接收(或接收機(jī))緩沖器電路系統(tǒng)(“RX”)；參考輸入時(shí)鐘緩沖器電路系統(tǒng)(“RefClk”)530 ;串行器電路系統(tǒng)(“SER”)540 ;解串行器電路系統(tǒng)(“DESER”)550 ;時(shí)鐘生成緩沖器電路系統(tǒng)(“CGB”)560;和基于模擬的(例如壓控振蕩器或基于VCO的)時(shí)鐘和數(shù)據(jù)恢復(fù)電路系統(tǒng)(“aCDR”)570。發(fā)射緩沖器或TX 510可以充當(dāng)具有預(yù)強(qiáng)調(diào)的差分放大級(jí)，用于將串行數(shù)據(jù)信號(hào)(包括兩個(gè)互補(bǔ)的(或差分的)信號(hào)分量)從信道426發(fā)射出去。接收緩沖器或RX520可以從(IC 10之外的)另一系統(tǒng)組件接收差分串行數(shù)據(jù)信號(hào)，并可以配備用于增益補(bǔ)償?shù)木馄?。如果信道被用作為CMU，則RX緩沖器520還可以充當(dāng)輸入?yún)⒖紩r(shí)鐘緩沖器。串行器或SER 540還可以用于將來自于核心30的多個(gè)并行數(shù)據(jù)信號(hào)轉(zhuǎn)換為一個(gè)串行數(shù)據(jù)信號(hào)，從而數(shù)據(jù)可以經(jīng)由TX 510從信道發(fā)射出去。解串行器或DESER 550可以相反地將來自于aCDR 570的經(jīng)恢復(fù)的串行數(shù)據(jù)信號(hào)轉(zhuǎn)換為多個(gè)并行數(shù)據(jù)信號(hào)以用于核心30的應(yīng)用。當(dāng)aCDR充當(dāng)時(shí)鐘生成器時(shí)，時(shí)鐘生成緩沖器或CGB 560可以用于將來自于aCDR 570的時(shí)鐘發(fā)射到HSSI條帶20/420中的其它信道。CGB 560還可以用于在數(shù)據(jù)通過TX (510)從信道被發(fā)射出的發(fā)射路徑上為串行器(540)選擇時(shí)鐘源。(盡管圖6示出了來自“外部源”的參考時(shí)鐘，但是參考時(shí)鐘源備選地可位于IC 10的內(nèi)部。)圖7示出了來自圖5的代表性低速PMA信道424內(nèi)部電路系統(tǒng)的示例性實(shí)施方式。該電路系統(tǒng)與圖6電路系統(tǒng)在概念上相似，其基于圖6和圖7中功能性類似的部件之間的下述相關(guān)性:510 與 610 ；520 與 620 ；540 與 640 ；550 與 650 ；560 與 660 ；以及 570 與 670。這些功能性類似的組件的電路系統(tǒng)可以以某些不同的方式實(shí)現(xiàn)；但是他們整體功能是類似的。因?yàn)橐言谏厦驷槍?duì)圖6描述那些功能，因此無需針對(duì)圖7再重復(fù)描述。特別指出的是，盡管電路系統(tǒng)570是基于模擬的CDR(或“aCDR”)電路系統(tǒng)，但是電路系統(tǒng)670是基于內(nèi)插器的CDR(或“iCDR”)電路系統(tǒng)。圖8示出了用于諸如圖5所示的異構(gòu)PMA 420的時(shí)鐘信號(hào)網(wǎng)絡(luò)780的示例性實(shí)施方式。時(shí)鐘網(wǎng)絡(luò)780是異構(gòu)PMA 420典型的一部分(因此當(dāng)電路系統(tǒng)20具有根據(jù)本公開的異構(gòu)PMA結(jié)構(gòu)時(shí)是圖1中的電路系統(tǒng)20的一部分)。為了簡化(避免使得圖8過于擁擠)，圖8中僅示出了每個(gè)收發(fā)機(jī)信道的RX、CDR和CGB電路系統(tǒng)組件。時(shí)鐘網(wǎng)絡(luò)780的時(shí)鐘信號(hào)源為⑴低速PLL 422a和422b，以及⑵具有CMU 426a_d的高速PMA信道。由此，例如每個(gè)低速PLL 422可以將低速時(shí)鐘信號(hào)應(yīng)用于時(shí)鐘網(wǎng)絡(luò)780中的信道間的時(shí)鐘信號(hào)導(dǎo)體782a-b。類似地，具有CMU 426a_d的每個(gè)高速信道可以將時(shí)鐘信號(hào)應(yīng)用到時(shí)鐘網(wǎng)絡(luò)780中的信道間的時(shí)鐘信號(hào)導(dǎo)體782c-f。所有的導(dǎo)體782延伸經(jīng)過異構(gòu)PMA電路系統(tǒng)420中所有的低和高速信道(與其相鄰)。每個(gè)低速信道424可以通過任意導(dǎo)體782而鐘控(即，可以從任意導(dǎo)體782獲取時(shí)鐘信號(hào))。從而，例如去往每個(gè)低速信道424的時(shí)鐘信號(hào)輸入導(dǎo)體786具有去往每個(gè)導(dǎo)體782的可編程的可選擇(可激活)的連接784。圖8中的導(dǎo)體782與786交叉處的每個(gè)小的開環(huán)指示兩條導(dǎo)體之間的這類可編程互聯(lián)784。取決于應(yīng)用于互聯(lián)元件784的控制信號(hào)(未示出)的邏輯狀態(tài)(例如，邏輯I或邏輯0)，每個(gè)這類互聯(lián)(連接)可以被“作出”或者“不作出”。圖8中通過附圖標(biāo)記784僅示出了一些代表性的小的開環(huán)(以避免圖過于擁擠)。但是應(yīng)當(dāng)明白，圖8中的每個(gè)這類小的開環(huán)指示在環(huán)位置交叉的導(dǎo)體之間存在可編程互聯(lián)。用于控制這些互聯(lián)784的信號(hào)可以來自作為IC 10 —部分的其它電路系統(tǒng)部件。例如，這些其它電路系統(tǒng)部件典型地為諸如熔絲、反熔絲、金屬可選鏈路之類的可編程或可配置部件，諸如所謂的配置隨機(jī)存取存儲(chǔ)器(“CRAM”)元件之類的存儲(chǔ)器部件。這些部件的一種可能性是在操作IC 10的初始化(或重初始化)階段被編程或配置(典型地較不頻繁低地發(fā)生，并前進(jìn)到所謂的正常或IC用戶模式操作(這類用戶模式是如該說明書其它部分所討論的IC輸入和輸出串行數(shù)據(jù)信號(hào)的操作))。另一方面，每個(gè)高速信道426可以僅由一些導(dǎo)體782鐘控(例如從其得到時(shí)鐘信號(hào))。具體而言，每個(gè)高速信道426可以經(jīng)由時(shí)鐘網(wǎng)絡(luò)780僅從高速信道426的任何其它信道獲取時(shí)鐘信號(hào)。正如一個(gè)示例所示，信道426a中的CGB 560可以通過導(dǎo)體786與導(dǎo)體782d-f中的期望導(dǎo)體之間的可編程或可選擇的閉合(封閉)從導(dǎo)體782d-f中的任何接收時(shí)鐘信號(hào)756。導(dǎo)體782d-f上的信號(hào)分別來自于信道426b-d中的CGB 560。
從上述討論和圖8可以看出，高速信道426中的每個(gè)可以被用作(I) PU,用于提供時(shí)鐘信號(hào)供任意一個(gè)或多個(gè)其它高和/或低速信道426/424使用，或(2) CDR信道，用于從應(yīng)用的高速串行數(shù)據(jù)信號(hào)恢復(fù)數(shù)據(jù)和時(shí)鐘信息，并在CDR操作中采用應(yīng)用于CDR信道的參考時(shí)鐘信號(hào)。為了簡化，前述句子僅提及高速信道426的RX操作。然而,應(yīng)當(dāng)明白，每個(gè)高速信道426可以備選地或附加地被用于發(fā)射(從IC 10輸出)高速串行數(shù)據(jù)，以及在該發(fā)射操作采用來自時(shí)鐘網(wǎng)絡(luò)780的時(shí)鐘信號(hào)。從上述討論和圖8還可以看出，低速信道424中的每個(gè)還可作為⑶R信道使用，用于從應(yīng)用的低速串行數(shù)據(jù)輸入信號(hào)恢復(fù)數(shù)據(jù)和時(shí)鐘信息。備選地或附加地，低速信道424中的每個(gè)可以被用于發(fā)射(從IC 10輸出的)低速串行數(shù)據(jù)信號(hào)，以及在該發(fā)射操作采用來自時(shí)鐘網(wǎng)絡(luò)780的時(shí)鐘信號(hào)。注意到，圖8示出了通用時(shí)鐘(例如，用于在核心電路系統(tǒng)30中使用)僅來自于低速PLL 422 (而非來自于高速信道426)。圖9示出了用于諸如圖5示出的異構(gòu)PMA 420的時(shí)鐘信號(hào)網(wǎng)絡(luò)780’的示例性備選的實(shí)施方式。除了下面注明的區(qū)別之外，時(shí)鐘網(wǎng)絡(luò)780’通常類似于時(shí)鐘網(wǎng)絡(luò)780 (圖8)。在時(shí)鐘網(wǎng)絡(luò)780’中，上方PLL 422a可以僅驅(qū)動(dòng)上半部分低速信道424a和424b (為其提供時(shí)鐘信號(hào))，而下方PLL 422b可以僅驅(qū)動(dòng)下半部分低速信道424c和424d (為其提供時(shí)鐘信號(hào))。因此，在圖9中，信道間導(dǎo)體782a’(對(duì)于來自PLL 422a的時(shí)鐘信號(hào))僅延伸經(jīng)過低速信道424a和424b (與其相鄰)。類似地，信道間導(dǎo)體782b’ (對(duì)于來自PLL 422b的時(shí)鐘信號(hào))僅延伸經(jīng)過低速信道424c和424d (與其相鄰)。該實(shí)現(xiàn)方式可以優(yōu)選地用于時(shí)鐘網(wǎng)絡(luò)780/780’處的抖動(dòng)使得收發(fā)機(jī)信道不滿足抖動(dòng)規(guī)范的情況。通過減少時(shí)鐘網(wǎng)絡(luò)780’處時(shí)鐘信號(hào)的數(shù)量，可以減少由于時(shí)鐘信號(hào)耦合所引起的抖動(dòng)。上面描述的異構(gòu)PMA方案相比于同構(gòu)方案具有顯著的面積需求優(yōu)點(diǎn)。異構(gòu)方案還可以便于重用現(xiàn)有的設(shè)計(jì)(例如用于iCDR電路系統(tǒng)的已知設(shè)計(jì)，以及分別的用于aCDR電路系統(tǒng)的已知設(shè)計(jì))。從而，例如，異構(gòu)方案避免了嘗試重新設(shè)計(jì)iCDR電路系統(tǒng)以更高速度運(yùn)行的風(fēng)險(xiǎn)。異構(gòu)方案允許高速信道比對(duì)低速信道的數(shù)量可以被調(diào)整以適應(yīng)一系列產(chǎn)品需求中的任何需求以及實(shí)現(xiàn)低的面積成本。為了完整性，圖10示出了典型的PLL電路系統(tǒng)800的示例，其可被用于本公開中各處的PLL電路系統(tǒng)。PLL 800是具有電壓或電流驅(qū)動(dòng)的振蕩器840的電子電路，其通?？杀徽{(diào)節(jié)以匹配參考時(shí)鐘信號(hào)頻率的相位(并從而鎖定)。除了穩(wěn)定特定通信信道(保持其設(shè)置為特定頻率)，PLL可以用于生成信號(hào)，調(diào)制或解調(diào)信號(hào)，重構(gòu)具有較少噪聲的信號(hào)，或倍頻或分頻。PLL通常用于數(shù)字?jǐn)?shù)據(jù)傳輸。如圖10所示，PLL 800可以包括壓控振蕩器(“VCO”)840、鑒頻鑒相器(“PFD”)810、充電泵(“CP”)820、鎖定檢測(“LD”)電路系統(tǒng)860，環(huán)路濾波(“LF”)電路系統(tǒng)830，以及反饋分頻器電路系統(tǒng)850。VCO 840借助于反饋方案被調(diào)諧至接近于期望的接收頻率或發(fā)射頻率的頻率。如果VCO頻率(由分頻器850分頻后)遠(yuǎn)離輸入?yún)⒖紩r(shí)鐘頻率，PFD 810產(chǎn)生應(yīng)用于CP 820的誤差脈沖，由此容易使得VCO回到參考頻率。(前面語句提到的“倍”是指分頻器850分頻因子的倒數(shù)。)例如，如果反饋頻率低于參考時(shí)鐘頻率，則PFD 810發(fā)送上升脈沖至CP 820，其遞送精確的電荷量至電壓控制(“VCTR”)節(jié)點(diǎn)和LF 830以加速VCO 840。另一方面，如果反饋頻率快于參考頻率，則PFD 810發(fā)射下降脈沖至CP 820，其從VCTR和LF 830放電精確的電荷，以降低VCO 840。VCTR控制VCO 840的速度。當(dāng)PLL 800被鎖定，VCTR電壓應(yīng)當(dāng)穩(wěn)定在某個(gè)值。LD 860監(jiān)控誤差(上升或下降)脈沖以確定PLL是否被參考時(shí)鐘鎖定。當(dāng)PLL被鎖定時(shí)，誤差脈沖應(yīng)當(dāng)非常小或稀少。盡管在本公開中自始至終使用的任何PLL都可以采用圖10中示出的通用PLL架構(gòu)，但是可以理解，此處的一些PLL電路系統(tǒng)可以適配成以與此處其它的PLL不同的速率(頻率)范圍操作。例如，此處的一些PLL可以適配用于以相對(duì)低速范圍操作，而此處的其它PLL可以適合成在相對(duì)高的頻率范圍內(nèi)操作。還可以理解，圖10中示出的PLL架構(gòu)僅是示例性的，并且如果期望，其它PLL也可被用于此處的一些或所有的PLL。圖11中示出了 a⑶R電路系統(tǒng)900 (例如，像圖6中的570)的示例性實(shí)施方式。電路900包括PLL電路系統(tǒng)800’，其可以與電路系統(tǒng)800相同，只是添加了包括鑒相器(“TO”)870的第二反饋環(huán)路。在之前已結(jié)合圖10描述的反饋環(huán)路可被稱為參考環(huán)路。包括ro 870的環(huán)路可被稱為數(shù)據(jù)環(huán)路。除PLL電路系統(tǒng)800’之外，a⑶R電路系統(tǒng)900可以包括數(shù)據(jù)信號(hào)采樣器910。如圖11所示，a⑶R 900接收串行數(shù)據(jù)信號(hào)和參考時(shí)鐘信號(hào)兩者(在之前結(jié)合圖10描述)。如在之前的段落中所簡要提及的那樣，PLL版本800’包括兩個(gè)完整的集成環(huán)路。他們是(I)時(shí)鐘鎖定(lock-to-clock)環(huán)路(包括PFD 810)和(2)數(shù)據(jù)鎖定(lock-to-data)環(huán)路(包括I3D 870)。兩個(gè)環(huán)路共享公共CP 820、環(huán)路濾波器830和VCO840。PFD環(huán)路與通常的PLL結(jié)構(gòu)800等同。通常通過使用正確的反饋計(jì)數(shù)器(分頻器)850的值來訓(xùn)練PLL至期望的頻率。PD環(huán)路被用于將PLL輸出時(shí)鐘頻率與輸入的串行數(shù)據(jù)信號(hào)對(duì)準(zhǔn)。時(shí)鐘恢復(fù)控制(“CRC”或“控制”)通常使用PFD環(huán)路(或PFD模式)啟動(dòng)電路系統(tǒng)800’。一旦電路系統(tǒng)800’達(dá)到期望的輸出頻率(如圖10中示出的鎖信號(hào)的確立所指示)，控制信號(hào)自動(dòng)地將電路系統(tǒng)800’從PFD環(huán)路切換至環(huán)路，由此電路系統(tǒng)800’可以跟蹤進(jìn)入的串行數(shù)據(jù)信號(hào)并立即生成恢復(fù)的時(shí)鐘(“data_clk”)(因?yàn)楫?dāng)電路系統(tǒng)800’處于參考鎖定(lock-to-reference)模式時(shí)，正確的基本頻率已被確定)。在電路系統(tǒng)900內(nèi)可以具有百萬分之一(“PPM”)檢測電路(未單獨(dú)示出)，其持續(xù)地檢測恢復(fù)時(shí)鐘與參考時(shí)鐘之間百萬分之一差異。如果CDR電路系統(tǒng)900從期望頻率漂移過遠(yuǎn)(例如，在過度擴(kuò)頻的情況下)，PPM檢測電路將CDR從環(huán)路切換回PFD環(huán)路，從而維持CDR輸出頻率。注意，如果電路系統(tǒng)900是被用作PLL電路系統(tǒng)(而非⑶R電路系統(tǒng))的信道中電路系統(tǒng)570的實(shí)例，則電路系統(tǒng)900的實(shí)例可以僅接收參考時(shí)鐘信號(hào)，并且在該電路系統(tǒng)800’中僅有PFD環(huán)路可以被使用。WDR電路系統(tǒng)920的示例性實(shí)施方式以圖12中的若干實(shí)例示出。像920的電路系統(tǒng)可以被用于本公開全文中的iCDR電路系統(tǒng)的任何實(shí)例。基于iCDR的接收機(jī)通常使用PLL 930支持其接收操作。PLL 930輸出高速時(shí)鐘至由該P(yáng)LL所支持的每個(gè)i⑶R信道中的內(nèi)插器940。每個(gè)相位內(nèi)插器940 (通過內(nèi)插)生成PLL時(shí)鐘信號(hào)的不同相位以確定用于鐘控相關(guān)聯(lián)的觸發(fā)器(“DFF”)950的最佳的時(shí)鐘信號(hào)相位，以采樣和鎖存進(jìn)入的串行數(shù)據(jù)信號(hào)(例如，DO, Dl, , DN)。相位內(nèi)插器940可以通過使用與上述aCDR中的PD 870類似的鑒相器(“H)”)來實(shí)現(xiàn)這些?；谄谕膶?shí)現(xiàn)方式，每個(gè)i⑶R都可以具有其自身的PLL或(如圖12所示)一個(gè)PLL 930可以用于支持多信道(在此情形中，每個(gè)信道僅包括用于數(shù)據(jù)接收的iCDR電路系統(tǒng)920(并且在此無需提及在本公開中別處示出并描述的其它信道組件))。示意性時(shí)鐘生成塊或緩沖器(“CGB”)電路系統(tǒng)1000(以及一些相關(guān)聯(lián)的電路系統(tǒng))的一些部分在圖13中示出。圖13所示出的內(nèi)容與對(duì)于本公開全文中示出的CGB電路系統(tǒng)任何實(shí)例可以是典型的。元件IOlOa和IOlOb是典型能夠?yàn)槿缦马?xiàng)提供時(shí)鐘典型的源(I)由CGB電路系統(tǒng)1020所做的選擇，⑵由CGB電路系統(tǒng)所做的處理，(3)由與CGB電路系統(tǒng)相關(guān)聯(lián)的TX電路系統(tǒng)1030/1040/1050所使用的CGB電路系統(tǒng)的輸出。例如，每個(gè)元件1010可以分別是具有CMU電路系統(tǒng)426的高速信道的實(shí)例，電路系統(tǒng)426被用作PLL/CMU，而非用于RX⑶R。乘法器(“mux”)1022可以是可控制互連784的一種實(shí)現(xiàn)方式，其可以從時(shí)鐘網(wǎng)絡(luò)780向該特定CBG電路提供選擇的時(shí)鐘信號(hào)。(換而言之，mux 1022通常以上述對(duì)于元件784的描述方式而可控制，以選擇其可選輸入中的一個(gè)輸入(來自元件1010)作為應(yīng)用于分頻器電路1024的輸出)。分頻器電路1024使用應(yīng)用于其的時(shí)鐘信號(hào)以產(chǎn)生高速時(shí)鐘(“HFCLK”)、低速時(shí)鐘(“LFCLK”)以及時(shí)鐘同步信號(hào)(“CPULSE”)，所有這些都被應(yīng)用于與CGB相關(guān)聯(lián)的信道的串行器1030TX部分。例如，LFCLK可以被用于將并行數(shù)據(jù)鐘控進(jìn)串行器1030中，而HFCLK可以用于將串行數(shù)據(jù)鐘控出串行器1030。元件1040是TX輸出驅(qū)動(dòng)器電路，而元件1050是與驅(qū)動(dòng)器1050相關(guān)聯(lián)的(互補(bǔ)的)輸出信號(hào)焊盤。術(shù)語時(shí)鐘乘法單元(“CMU”)在本文中通常被用于指發(fā)射PLL( “TXPLL”)，即用于提供用于鐘控一個(gè)或多個(gè)信道(例如圖13中所示)的TX電路系統(tǒng)的時(shí)鐘信號(hào)。CMU的功能可以是基于用戶的參考時(shí)鐘生成高速時(shí)鐘信號(hào)，并將其發(fā)送到一個(gè)或多個(gè)CGB(例如，經(jīng)由時(shí)鐘網(wǎng)絡(luò)780)，以便使得一個(gè)或多個(gè)CGB產(chǎn)生用于發(fā)射輸出數(shù)據(jù)的時(shí)鐘(例如，HFCLK和 LFCLK)。在某種程度上概括(在某些方面擴(kuò)展)前述內(nèi)容，本公開的某些方面涉及集成電路(“1C”)(例如10)上的物理介質(zhì)附件(“PM”)電路系統(tǒng)(例如20,420) o PMA電路系統(tǒng)可以包括第一多個(gè)收發(fā)機(jī)信道(例如，低速信道424)，每個(gè)信道都適合于收發(fā)(發(fā)射和/或接收)具有第一相對(duì)低串行數(shù)據(jù)比特速率(例如在諸如從大約600Mbps到大約6Gbps的相對(duì)低串行數(shù)據(jù)比特速率范圍內(nèi)的任何串行數(shù)據(jù)比特速率)的串行數(shù)據(jù)信號(hào)(例如“數(shù)據(jù)”)。PMA電路系統(tǒng)可以進(jìn)一步包括第二多個(gè)收發(fā)機(jī)信道(例如，高速信道426)，每個(gè)信道都適配成(I)發(fā)射具有比低速信道更高的串行數(shù)據(jù)比特速率的串行數(shù)據(jù)信號(hào)(例如在諸如從大約6Gbps到大約12. 5Gbps的相對(duì)高串行數(shù)據(jù)比特速率范圍內(nèi)的任何串行數(shù)據(jù)比特速率)的串行數(shù)據(jù)信號(hào)(例如“數(shù)據(jù)”)，或者(2)在接收的參考時(shí)鐘信號(hào)(例如，“輸入?yún)⒖紩r(shí)鐘”)上執(zhí)行鎖相環(huán)(“PLL”)操作，以產(chǎn)生輸出時(shí)鐘信號(hào)(例如，CGB 560到時(shí)鐘網(wǎng)絡(luò)780或780’的輸出)。PMA電路系統(tǒng)還進(jìn)一步包括PLL電路(例如422)以用于根據(jù)進(jìn)一步接收的參考時(shí)鐘信號(hào)(例如，“輸入時(shí)鐘信號(hào)”)產(chǎn)生進(jìn)一步的輸出時(shí)鐘信號(hào)(例如從422到780或780’的輸出)?！拜斎?yún)⒖紩r(shí)鐘”信號(hào)可以來自于IC 10外部的一個(gè)或多個(gè)源。PMA電路系統(tǒng)仍可進(jìn)一步包括用于將高速信道之一所生成的輸出時(shí)鐘信號(hào)選擇性地應(yīng)用于另一個(gè)高速信道(例如，導(dǎo)體782c-f之一，去往信道426的導(dǎo)體786之一，以及兩個(gè)導(dǎo)體之間的可編程可控制互聯(lián)784)的電路。PMA電路系統(tǒng)可以仍進(jìn)一步包括用于將進(jìn)一步的輸出時(shí)鐘信號(hào)選擇性地應(yīng)用于低速信道之一(例如，導(dǎo)體782a-b之一，去往信道424的導(dǎo)體786之一，以及兩個(gè)導(dǎo)體之間的可編程可控制連接784)的電路系統(tǒng)。
在如上所概括的電路系統(tǒng)中，每個(gè)低速信道可以包括時(shí)鐘和數(shù)據(jù)恢復(fù)(“CDR”)電路系統(tǒng)(例如，670)。這類⑶R電路系統(tǒng)可以包括基于內(nèi)插器的⑶R( “i⑶R”)電路系統(tǒng)。在如上所概括的電路系統(tǒng)中，每個(gè)高速信道可以包括⑶R電路系統(tǒng)(例如，570)。這類⑶R電路系統(tǒng)可以包括基于模擬的⑶R(“a⑶R”)電路系統(tǒng)。這類a⑶R電路系統(tǒng)可以包括基于壓控振蕩器(“基于VC0”)的⑶R電路系統(tǒng)。在如上所概括的電路系統(tǒng)中，IC可以附加地包括核心電路系統(tǒng)(例如，30)。在這種情況下，PLL電路系統(tǒng)可以適配用于基于進(jìn)一步接收的參考時(shí)鐘信號(hào)產(chǎn)生由核心電路系統(tǒng)所使用時(shí)鐘信號(hào)(例如，“通用時(shí)鐘”)。如上所概括的電路系統(tǒng)可以進(jìn)一步地包括用于將輸出時(shí)鐘信號(hào)選擇性地應(yīng)用于低速信道之一的電路系統(tǒng)(例如，導(dǎo)體782c-f之一，去往信道424的導(dǎo)體786之一，以及兩個(gè)導(dǎo)體之間的可編程互聯(lián)784)。如上所概括的電路系統(tǒng)可以進(jìn)一步地包括用于將輸出時(shí)鐘信號(hào)選擇性地應(yīng)用于任何低速信道的電路系統(tǒng)(例如，導(dǎo)體782c-f之一，去往任何信道424的導(dǎo)體786，以及導(dǎo)體782與786之間的可編程可控制互聯(lián)784)。如上所概括的電路系統(tǒng)可以進(jìn)一步地包括用于將輸出時(shí)鐘信號(hào)選擇性地應(yīng)用于任何低速信道的電路系統(tǒng)(例如，導(dǎo)體782a-b之一，去往任意信道424的導(dǎo)體786，以及導(dǎo)體782與786之間的可編程可控制互聯(lián)784)。 概括(以及可能的擴(kuò)展)本公開的某些其它可行方面，IC上的PM電路系統(tǒng)(例如，20/420)可以包括第一多個(gè)低速接收機(jī)信道(例如，424)，每個(gè)信道都適配用于接收(例如，“來自外部源的串行數(shù)據(jù)”)具有在第一相對(duì)低比特速率范圍中的串行數(shù)據(jù)比特速率(例如，600Mbps到6Gbps)的串行數(shù)據(jù)信號(hào)。PMA電路系統(tǒng)可以進(jìn)一步包括第二多個(gè)高速接收機(jī)信道(例如，426)，每個(gè)信道都適配成接收具有比第一范圍內(nèi)中任意比特速率至少更高一些比特速率的第二相對(duì)高數(shù)據(jù)比特速率范圍(例如，6Gbps至12. 5Gbps)的串行數(shù)據(jù)信號(hào)(例如，來自外部源的串行數(shù)據(jù))。高速信道中的至少一個(gè)可以附加地適配成在從IC外部的源的參考時(shí)鐘信號(hào)(例如來外部源的參考時(shí)鐘)上執(zhí)行PLL操作以產(chǎn)生輸出時(shí)鐘信號(hào)(例如從CGB 560到時(shí)鐘網(wǎng)絡(luò)780或780’的輸出)。PMA電路系統(tǒng)可進(jìn)一步包括用于將輸出時(shí)鐘信號(hào)選擇性地應(yīng)用于低速信道之一(例如，導(dǎo)體782c-f 之一，去往信道424的導(dǎo)體786之一，以及兩個(gè)導(dǎo)體之間的可編程可控制互聯(lián)784)的電路系統(tǒng)。PMA電路系統(tǒng)可以仍進(jìn)一步包括用于將輸出時(shí)鐘信號(hào)選擇性地應(yīng)用于尚未產(chǎn)生輸出時(shí)鐘信號(hào)的高速信道之一(例如，導(dǎo)體782c-f之一，去往信道426的導(dǎo)體786之一，以及兩個(gè)導(dǎo)體之間的可編程可控制互聯(lián)784)的電路系統(tǒng)。在如上所概括的電路系統(tǒng)中，PMA電路系統(tǒng)可以進(jìn)一步地包括PLL電路系統(tǒng)(例如，422)用于在從IC的外部源接收的又一參考時(shí)鐘信號(hào)(例如，“參考時(shí)鐘”)上執(zhí)行PLL操作，以產(chǎn)生進(jìn)一步的輸出時(shí)鐘信號(hào)(例如，422至780或780’的輸出)。在這種情況下，PMA電路系統(tǒng)可以進(jìn)一步包括用于將進(jìn)一步的輸出時(shí)鐘信號(hào)選擇性地應(yīng)用于低速信道之一(導(dǎo)體782a-b之一，去往信道424的導(dǎo)體786之一，以及兩個(gè)導(dǎo)體之間的可編程受控的互聯(lián)784)的電路系統(tǒng)。在如此處所概括的電路系統(tǒng)中，每個(gè)低速和高速信道可以包括⑶R電路系統(tǒng)(例如，570和670)。在這種情況下，每個(gè)高速信道中的⑶R電路系統(tǒng)可以包括基于VCO的⑶R電路系統(tǒng)。在如此處所概括的電路系統(tǒng)中，IC可以進(jìn)一步包括核心電路系統(tǒng)(例如，30)，且PLL電路系統(tǒng)可以適配成基于進(jìn)一步的參考時(shí)鐘信號(hào)產(chǎn)生由核心電路系統(tǒng)使用的時(shí)鐘信號(hào)(例如，“通用時(shí)鐘”)。概括(以及可能的擴(kuò)展)本公開的某些其它可行方面，IC(例如，10)上的PMA電路系統(tǒng)(例如，20/420)可以包括第一多個(gè)相對(duì)低速數(shù)據(jù)信號(hào)接收機(jī)信道(例如，424)。PMA電路系統(tǒng)可以進(jìn)一步包括第二多個(gè)相對(duì)高速數(shù)據(jù)信號(hào)接收機(jī)信道(例如，426)。高速信道中的至少一個(gè)可以附加地適配成在參考時(shí)鐘信號(hào)(例如，“輸入?yún)⒖紩r(shí)鐘”)上執(zhí)行PLL操作以產(chǎn)生輸出時(shí)鐘信號(hào)。PMA電路系統(tǒng)可以進(jìn)一步包括用于將輸出時(shí)鐘信號(hào)選擇性地應(yīng)用于低速信道之一(例如，導(dǎo)體782c-f之一，去往信道424的導(dǎo)體786之一，以及導(dǎo)體之間的可編程受控互聯(lián)784)的電路系統(tǒng)。PMA電路系統(tǒng)可以進(jìn)一步包括用于將輸出時(shí)鐘信號(hào)選擇性地應(yīng)用于尚未產(chǎn)生輸出時(shí)鐘信號(hào)的高速信道之一(例如，導(dǎo)體782c-f之一，去往信道426的導(dǎo)體786之一，以及導(dǎo)體之間的可編程可控制互聯(lián)784)的電路系統(tǒng)。如上所概況的電路系統(tǒng)可以進(jìn)一步地包括用于將輸出時(shí)鐘信號(hào)選擇性地應(yīng)用于任意低速信道的電路系統(tǒng)(例如，導(dǎo)體782c-f之一，去往信道424的導(dǎo)體786之一，以及導(dǎo)體之間的可編程受控互聯(lián)784)。如上所概括的電路系統(tǒng)可以進(jìn)一步地包括用于將輸出時(shí)鐘信號(hào)選擇性地應(yīng)用于尚未產(chǎn)生輸出時(shí)鐘信號(hào)的任意高速信道(例如，導(dǎo)體782c-f之一，去往任意高速信道426而非產(chǎn)生輸出時(shí)鐘信號(hào)的信道的導(dǎo)體786，以及導(dǎo)體之間的可編程可控制互聯(lián)784)的電路。如上所概括的電路系統(tǒng)，PMA電路系統(tǒng)可以進(jìn)一步地包括PLL電路系統(tǒng)(例如，422)用于在又一參考時(shí)鐘信號(hào)(例如，“輸入?yún)⒖紩r(shí)鐘”)上執(zhí)行PLL操作，以產(chǎn)生又一輸出時(shí)鐘信號(hào)(例如，從422至782的輸出)。PMA電路系統(tǒng)可進(jìn)一步包括用于將又一輸出時(shí)鐘信號(hào)選擇性地應(yīng)用于低速信道之一(導(dǎo)體782a-b之一，去往信道424之一的導(dǎo)體786，以及導(dǎo)體之間的可編程可控制的互聯(lián)784)的電路系統(tǒng)。如上所概況的電路中，每個(gè)串行數(shù)據(jù)信號(hào)可以來自于IC的外部源(例如，“來自外部的串行數(shù)據(jù)”)。應(yīng)當(dāng)明白的是，前述僅是本公開原理的示例，本領(lǐng)域技術(shù)人員可以對(duì)此進(jìn)行各種修改，而不背離本公開的范圍及主旨。例如，低速PLL的數(shù)量與高速PLL的數(shù)量的各種比率在此僅示例性地示出，如果期望，可以使用不同于示例性描述的比率(例如，大于或小于)替代。如本公開范圍內(nèi)的另一個(gè)修改示例，此處所提及的所有特定串行數(shù)據(jù)比特速率僅是示例性的，根據(jù)本公開，每個(gè)所提及的比特速率在其它實(shí)施方式中可以更高或更低。當(dāng)然，任何比特速率范圍必須從低端到高端擴(kuò)展，任何“高速”比特速率范圍內(nèi)的至少一些比特速率優(yōu)選地高于相對(duì)于高速范圍的“低速”比特速率范圍內(nèi)的最高比特速率。
權(quán)利要求
1.一種集成電路上的物理介質(zhì)附件(“PM”)電路系統(tǒng)，包括 第一多個(gè)收發(fā)機(jī)信道(“低速信道”)，每個(gè)收發(fā)機(jī)信道都被適配成收發(fā)具有第一相對(duì)低的串行數(shù)據(jù)比特速率的串行數(shù)據(jù)信號(hào)； 第二多個(gè)收發(fā)機(jī)信道(“高速信道”)，每個(gè)收發(fā)機(jī)信道都被適配成(I)收發(fā)可以具有比適配成收發(fā)的低速信道更高的串行數(shù)據(jù)比特速率的串行數(shù)據(jù)信號(hào)，或者(2)在接收的參考時(shí)鐘信號(hào)上執(zhí)行鎖相環(huán)(“PLL”)操作以產(chǎn)生輸出時(shí)鐘信號(hào)； PLL電路系統(tǒng)，用于根據(jù)又一接收的參考時(shí)鐘信號(hào)產(chǎn)生又一輸出時(shí)鐘信號(hào)； 用于將所述高速信道之一所產(chǎn)生的所述輸出時(shí)鐘信號(hào)選擇性地應(yīng)用于所述高速信道中的另一個(gè)的電路系統(tǒng)；以及 用于將所述又一輸出時(shí)鐘信號(hào)選擇性地應(yīng)用于所述低速信道之一的電路系統(tǒng)。
2.根據(jù)權(quán)利要求1所述的電路系統(tǒng)，其中所述低速信道中的每個(gè)低速信道包括時(shí)鐘和數(shù)據(jù)恢復(fù)(“CDR”)電路系統(tǒng)。
3.根據(jù)權(quán)利要求2所述的電路系統(tǒng)，其中所述低速信道中的每個(gè)低速信道中的所述⑶R電路系統(tǒng)包括基于內(nèi)插器的⑶R電路系統(tǒng)。
4.根據(jù)權(quán)利要求1所述的電路系統(tǒng)，其中所述高速信道中的每個(gè)高速信道包括時(shí)鐘和數(shù)據(jù)恢復(fù)(“CDR”)電路系統(tǒng)。
5.根據(jù)權(quán)利要求4所述的電路系統(tǒng)，其中所述高速信道中的每個(gè)高速信道中的所述⑶R電路系統(tǒng)包括基于模擬的⑶R電路系統(tǒng)。
6.根據(jù)權(quán)利要求4所述的電路系統(tǒng)，其中所述高速信道中的每個(gè)高速信道中的所述CDR電路系統(tǒng)包括基于壓控振蕩器(“基于VCO”)的CDR電路系統(tǒng)。
7.根據(jù)權(quán)利要求1所述的電路系統(tǒng),其中所述集成電路附加地包括核心電路系統(tǒng),并且其中所述PLL電路系統(tǒng)被適配成基于所述又一接收參考時(shí)鐘信號(hào)產(chǎn)生由所述核心電路系統(tǒng)使用的時(shí)鐘信號(hào)。
8.根據(jù)權(quán)利要求1所述的電路系統(tǒng)，進(jìn)一步包括 用于將所述輸出時(shí)鐘信號(hào)選擇性地應(yīng)用于所述低速信道之一的電路系統(tǒng)。
9.根據(jù)權(quán)利要求1所述的電路系統(tǒng)，進(jìn)一步包括 用于將所述輸出時(shí)鐘信號(hào)選擇性地應(yīng)用于尚未產(chǎn)生所述輸出時(shí)鐘信號(hào)的所述高速信道中的任何高速信道的電路系統(tǒng)。
10.根據(jù)權(quán)利要求1所述的電路系統(tǒng)，進(jìn)一步包括 用于將所述輸出時(shí)鐘信號(hào)選擇性地應(yīng)用于所述低速信道中的任何低速信道的電路系統(tǒng)。
11.根據(jù)權(quán)利要求1所述的電路系統(tǒng)，進(jìn)一步包括 用于將所述又一輸出時(shí)鐘信號(hào)選擇性地應(yīng)用于所述低速信道中的任何低速信道的電路系統(tǒng)。
12.—種集成電路(“1C”)上的物理介質(zhì)附件(“PMA”)電路系統(tǒng)，包括 第一多個(gè)低速接收機(jī)信道，每個(gè)低速接收機(jī)信道被適配成接收具有在第一相對(duì)低比特速率范圍中的串行數(shù)據(jù)比特速率的串行數(shù)據(jù)信號(hào)； 第二多個(gè)高速接收機(jī)信道，每個(gè)高速接收機(jī)信道被適配成接收具有在第二相對(duì)高比特速率范圍中的串行數(shù)據(jù)比率速率的串行數(shù)據(jù)信號(hào)，所述第二相對(duì)高比特速率范圍至少包括比第一范圍內(nèi)中的任何比特速率大的一些比特速率；所述高速信道中的至少一個(gè)被附加地適配成在從所述IC外部的源接收的參考時(shí)鐘信號(hào)上執(zhí)行鎖相環(huán)(“PLL”)操作以產(chǎn)生輸出時(shí)鐘信號(hào)； 用于將所述輸出時(shí)鐘信號(hào)選擇性地應(yīng)用于所述低速信道之一的電路系統(tǒng)； 用于將所述輸出時(shí)鐘信號(hào)選擇性地應(yīng)用于尚未產(chǎn)生所述輸出時(shí)鐘信號(hào)的所述高速信道之一的電路系統(tǒng)。
13.根據(jù)權(quán)利要求12所述的電路系統(tǒng)，進(jìn)一步包括 PLL電路系統(tǒng)，用于在從所述IC外部的源接收的又一參考時(shí)鐘信號(hào)上執(zhí)行PLL操作以產(chǎn)生又一輸出時(shí)鐘信號(hào)；以及 用于將所述又一輸出時(shí)鐘信號(hào)選擇性地應(yīng)用于所述低速信道之一的電路系統(tǒng)。
14.根據(jù)權(quán)利要求12所述的電路系統(tǒng)，其中所述低速信道和所述高速信道中每個(gè)包括時(shí)鐘和數(shù)據(jù)恢復(fù)(“CDR”)電路系統(tǒng)。
15.根據(jù)權(quán)利要求14所述的電路系統(tǒng)，其中所述高速信道中的每個(gè)高速信道中的所述CDR電路系統(tǒng)包括基于壓控振蕩器(“基于VCO的”)的CDR電路系統(tǒng)。
16.根據(jù)權(quán)利要求13所述的電路系統(tǒng)，其中所述集成電路進(jìn)一步包括核心電路系統(tǒng)，其中所述PLL電路系統(tǒng)被適配成基于所述又一參考時(shí)鐘信號(hào)產(chǎn)生由所述核心電路系統(tǒng)使用的時(shí)鐘信號(hào)。
17.一種集成電路(“1C”)上的物理介質(zhì)附件(“PMA”)電路系統(tǒng)，包括 第一多個(gè)相對(duì)低速串行數(shù)據(jù)信號(hào)接收機(jī)信道； 第二多個(gè)相對(duì)高速串行數(shù)據(jù)信號(hào)接收機(jī)信道；其中至少一個(gè)被附加地適配成在參考時(shí)鐘信號(hào)上執(zhí)行鎖相環(huán)(“PLL”)操作以產(chǎn)生輸出時(shí)鐘信號(hào)； 用于將所述輸出時(shí)鐘信號(hào)選擇性地應(yīng)用于所述低速信道之一的電路系統(tǒng)； 用于將所述輸出時(shí)鐘信號(hào)選擇性地應(yīng)用于尚未產(chǎn)生所述輸出時(shí)鐘信號(hào)的所述高速信道之一的電路系統(tǒng)。
18.根據(jù)權(quán)利要求17所述的電路系統(tǒng)，進(jìn)一步包括 用于將所述輸出時(shí)鐘信號(hào)選擇性地應(yīng)用于所述低速信道中的任何低速信道的電路系統(tǒng)。
19.根據(jù)權(quán)利要求17所述的電路系統(tǒng)，進(jìn)一步包括 用于將所述輸出時(shí)鐘信號(hào)選擇性地應(yīng)用于尚未產(chǎn)生所述輸出時(shí)鐘信號(hào)的所述高速信道中的任何高速信道的電路系統(tǒng)。
20.根據(jù)權(quán)利要求17所述的電路系統(tǒng)，進(jìn)一步包括 PLL電路系統(tǒng),用于在又一參考時(shí)鐘信號(hào)上執(zhí)行PLL操作以產(chǎn)生又一輸出時(shí)鐘信號(hào)；以及 用于將所述又一輸出時(shí)鐘信號(hào)選擇性地應(yīng)用于所述低速信道之一的電路系統(tǒng)。
21.根據(jù)權(quán)利要求17所述的電路系統(tǒng)，其中所述串行數(shù)據(jù)信號(hào)中的每個(gè)串行數(shù)據(jù)信號(hào)來自于所述IC外部的源。
22.—種集成電路上的物理介質(zhì)附件(“PMA”)電路系統(tǒng)，包括 第一多個(gè)基于內(nèi)插器的時(shí)鐘和數(shù)據(jù)恢復(fù)(“iCDR”)信道，其中每個(gè)基于內(nèi)插器的時(shí)鐘和數(shù)據(jù)恢復(fù)信道被適配成接收相應(yīng)的串行數(shù)據(jù)信號(hào)；以及第二多個(gè)基于模擬的時(shí)鐘和數(shù)據(jù)恢復(fù)(“aCDR”)信道；其中每個(gè)基于模擬的時(shí)鐘和數(shù)據(jù)恢復(fù)信道被適配成接收相應(yīng)的串行數(shù)據(jù)信號(hào)。
23.根據(jù)權(quán)利要求22所述的電路系統(tǒng)，其中所述a⑶R信道中的至少一個(gè)包括鎖相環(huán)(“PLL”)電路系統(tǒng)。
24.根據(jù)權(quán)利要求23所述的電路系統(tǒng)，其中所述a⑶R信道中的至少一個(gè)被進(jìn)一步適配成接收參考時(shí)鐘信號(hào)并且使用所述PLL電路系統(tǒng)在所述參考時(shí)鐘信號(hào)上操作以產(chǎn)生數(shù)據(jù)時(shí)鐘信號(hào)。
25.根據(jù)權(quán)利要求24所述的電路系統(tǒng)，進(jìn)一步包括 用于將所述輸出時(shí)鐘信號(hào)選擇性地應(yīng)用于尚未產(chǎn)生所述輸出時(shí)鐘信號(hào)的另一 aCDR信道的電路系統(tǒng)。
26.根據(jù)權(quán)利要求24所述的電路系統(tǒng)，進(jìn)一步包括 用于將所述輸出時(shí)鐘信號(hào)選擇性地應(yīng)用于所述iCDR信道中的至少一個(gè)的電路系統(tǒng)。
27.根據(jù)權(quán)利要求22所述的電路系統(tǒng)，進(jìn)一步包括 鎖相環(huán)(“PLL”)電路系統(tǒng)，用于根據(jù)接收的參考時(shí)鐘信號(hào)產(chǎn)生輸出時(shí)鐘信號(hào)；以及 用于將所述輸出時(shí)鐘信號(hào)選擇性地應(yīng)用于所述iCDR信道中的至少一個(gè)的電路系統(tǒng)。
28.一種集成電路上的物理介質(zhì)附件(“PMA”)電路系統(tǒng)，包括 第一多個(gè)串行數(shù)據(jù)信號(hào)收發(fā)機(jī)信道，其中每個(gè)串行數(shù)據(jù)信號(hào)收發(fā)機(jī)信道包括基于內(nèi)插器的時(shí)鐘和數(shù)據(jù)恢復(fù)(“iCDR”)電路系統(tǒng)；以及 第二多個(gè)串行數(shù)據(jù)信號(hào)收發(fā)機(jī)信道，其中每個(gè)串行數(shù)據(jù)信號(hào)收發(fā)機(jī)信道包括基于模擬的時(shí)鐘和數(shù)據(jù)恢復(fù)(“aCDR”)電路系統(tǒng)。
29.根據(jù)權(quán)利要求28所述的電路系統(tǒng)，進(jìn)一步包括 PLL電路系統(tǒng)，用于根據(jù)接收的參考時(shí)鐘信號(hào)產(chǎn)生輸出時(shí)鐘信號(hào)；以及 用于將所述輸出時(shí)鐘信號(hào)選擇性地應(yīng)用于所述第一多個(gè)中的信道中的至少一個(gè)的電路系統(tǒng)。
30.根據(jù)權(quán)利要求29所述的電路系統(tǒng)，其中所述第二多個(gè)中的信道中的至少一個(gè)包括又一 PLL電路系統(tǒng)。
31.根據(jù)權(quán)利要求30所述的電路系統(tǒng)，其中所述第二多個(gè)中的信道中的至少一個(gè)被適配成接收又一參考時(shí)鐘信號(hào)，并且使用所述又一 PLL電路系統(tǒng)在所述又一參考時(shí)鐘信號(hào)上操作以產(chǎn)生又一輸出時(shí)鐘信號(hào)。
32.根據(jù)權(quán)利要求31所述的電路系統(tǒng)，進(jìn)一步包括 用于將所述又一輸出時(shí)鐘信號(hào)選擇性地應(yīng)用于所述第二多個(gè)中的信道中的一個(gè)而不是所述第二多個(gè)中的所述至少一個(gè)信道的電路系統(tǒng)。
33.根據(jù)權(quán)利要求32所述的電路系統(tǒng)，進(jìn)一步包括 用于將所述又一輸出時(shí)鐘信號(hào)選擇性地應(yīng)用于所述第一多個(gè)中的信道中的一個(gè)的電路系統(tǒng)。
全文摘要
一種集成電路，包括物理介質(zhì)接入或附件(“PMA”)電路系統(tǒng)，其包括兩個(gè)不同種類型的用于串行數(shù)據(jù)5信號(hào)的收發(fā)機(jī)信道。一種收發(fā)機(jī)信道適配成收發(fā)相對(duì)低速的串行數(shù)據(jù)信號(hào)。另一種收發(fā)機(jī)信道適配成收發(fā)相對(duì)高速的串行數(shù)據(jù)信號(hào)。高速信道備選地10可用為鎖相環(huán)(“PLL”)電路系統(tǒng)，用于提供時(shí)鐘信號(hào)由其它高和/或低速信道使用。低速信道備選地可以從單獨(dú)的低速PLL電路獲取時(shí)鐘信號(hào)。
文檔編號(hào)H04L25/02GK103039004SQ201180025141
公開日2013年4月10日 申請(qǐng)日期2011年5月17日 優(yōu)先權(quán)日2010年5月21日
發(fā)明者S·舒馬拉耶夫, 愛德溫·耀·發(fā)·郭, 蘇立凱, 區(qū)志鴻, 陳智偉 申請(qǐng)人:阿爾特拉公司