專(zhuān)利名稱(chēng)：具有高k柵極電介質(zhì)的cmos電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電子器件。更具體而言，本發(fā)明涉及具有高k柵極電介質(zhì) 的CMOS結(jié)構(gòu)以及通過(guò)將該柵極電介質(zhì)暴露于氧氣來(lái)調(diào)整閾值電壓的方 法。
背景技術(shù)：
現(xiàn)今的集成電路包括極大數(shù)量的器件。較小的器件和縮減面積兩原則 是提高器件性能和降低成本的關(guān)鍵。隨著FET (場(chǎng)效應(yīng)晶體管)器件尺寸 的按比例縮減，技術(shù)也變得更復(fù)雜，因此需要器件結(jié)構(gòu)的改變以及新的制 造方法，以從器件的一代到下一代維持預(yù)期的性能提高。微電子學(xué)的主要 材料為硅(Si)，或更廣泛地說(shuō)，為硅基材料。 一種對(duì)微電子學(xué)相當(dāng)重要 的這種硅基材料為硅鍺(SiGe)合金。本公開(kāi)的實(shí)施例中的器件典型地為 單晶硅基材料器件技術(shù)的現(xiàn)有技術(shù)的一部分。
要持續(xù)改善深亞微米代器件的性能相當(dāng)困難。因此，用于在不縮減器 件尺寸的情況下改善性能的方法已引起關(guān)注。 一種有前途的方法是在不必 使柵極電介質(zhì)實(shí)際變薄的情況下實(shí)現(xiàn)較高的柵極介電電容。該方法涉及使 用所謂的高k材料。這種材料的介電常數(shù)明顯高于Si02的介電常數(shù)(其為 約3.9)。高k材料實(shí)際上明顯厚于氧化物，但仍具有較低的等效氧化厚度 (EOT)值。本領(lǐng)域公知的概念EOT是指這樣的SK)2層的厚度，該Si02 層具有與所關(guān)心的絕緣體層相同的每單位面積的電容。在現(xiàn)有技術(shù)的FET
器件的現(xiàn)今狀態(tài)下，目標(biāo)是低于2 nm，優(yōu)選低于lnm的EOT。
也可通過(guò)使用金屬柵極來(lái)提高器件性能。在提高柵極到溝道的電容(或 相當(dāng)于降低EOT值)的過(guò)程中，鄰近柵極電介質(zhì)的多晶Si中的耗盡區(qū)成為障礙。解決方案是使用金屬柵極。金屬柵極也確保沿著柵極的寬度方向
具有良好的導(dǎo)電性，降低柵極可能出現(xiàn)RC延遲的風(fēng)險(xiǎn)。
高性能小型FET器件也需要能精確地控制閾值電壓。隨著操作電壓下 降到2V以下，閣值電壓也必須降低，且可容許的閾值變化也變小。每一 新的因素，例如不同的柵極電介質(zhì)或不同的柵極材料，都會(huì)影響閾值電壓。 有時(shí)這種影響不利于實(shí)現(xiàn)所希望的閾值電壓。任何可影響閾值電壓但卻不 會(huì)對(duì)器件造成其它影響的技術(shù)都是有效的技術(shù)。 一種這樣的當(dāng)柵極絕緣體 中存在高k電介質(zhì)時(shí)可用的技術(shù)是將柵極電介質(zhì)暴露于氧氣。經(jīng)過(guò)暴露于 氧氣的高k材料可降低PFET閾值并增加NFET閾值。這種影響已^5^知且 以前已被采用。但不幸的是，對(duì)于CMOS電路，同時(shí)改變PFET和NFET 器件兩者的閾值不易實(shí)現(xiàn)可接受的嚴(yán)格范圍內(nèi)的閾值電壓。因此，非常需 要可單獨(dú)調(diào)整一種類(lèi)型的器件的閾值但卻不改變另 一種類(lèi)型的器件的閾值 的結(jié)構(gòu)與技術(shù)。而迄今為止，尚未提出這樣的結(jié)構(gòu)與技術(shù)。

發(fā)明內(nèi)容
鑒于上述困難，本發(fā)明的實(shí)施例/厶開(kāi)一種CMOS結(jié)構(gòu)，其包含至少一 個(gè)第一類(lèi)型的FET器件和至少一個(gè)第二類(lèi)型的FET器件。所述第一類(lèi)型 的FET包含具有第一高k電介質(zhì)的第一柵極絕緣體。所述第一類(lèi)型的FET 還包含第一村里(liner)，所述第一襯里具有氧化物和氮化物部分。所述 氮化物部分形成所述第一襯里的多個(gè)邊緣段，且所述氮化物部分能夠防止 氧氣到達(dá)所述第一高k電介質(zhì)。所述第二類(lèi)型的FET器件包含具有第二高 k電介質(zhì)的第二柵極絕緣體和由氧化物形成且不含有氮化物部分的第二村 里。結(jié)果，氧氣可到達(dá)所述第二高k電介質(zhì)，并改變所述第二類(lèi)型的FET 器件的閾值電壓。
本發(fā)明還公開(kāi)一種制造CMOS結(jié)構(gòu)的方法。該方法包括制造第一類(lèi)型 的FET器件，其包括包含第一高k電介質(zhì)的第一柵極絕緣體和實(shí)質(zhì)由氧化 物組成的第一襯里。制造第二類(lèi)型的FET器件，其具有包含第二高k電介 質(zhì)的第二柵極絕緣體和實(shí)質(zhì)也由氧化物組成的第二襯里。該方法還包括蝕刻所述第一襯里，直到所述第一襯里的邊緣部分被空凹槽取代為止。保形 沉積氮化物，使得氮化物填滿先前產(chǎn)生的空凹槽。這產(chǎn)生所述第一襯里的
氮化物邊緣段部分。該方法還包括將所述第一類(lèi)型的FET器件和所述笫二 類(lèi)型的FET器件暴露于氧氣。氧氣可穿過(guò)所述第二襯里到達(dá)所迷第二柵極 絕緣體的所述第二高k電介質(zhì)，并引起所述第二類(lèi)型的FET器件的閾值電 壓的預(yù)定改變量，同時(shí)，因?yàn)樗龅谝灰r里的氮化物邊緣段部分，使得氧 氣無(wú)法穿過(guò)所述第一柵極絕緣體的所述第一高k電介質(zhì)，并且所述第一類(lèi) 型的FET器件的閾值電壓保持不變。


通過(guò)所附的詳細(xì)說(shuō)明和圖示，本發(fā)明的這些和其他特征將變得顯而易 見(jiàn)，其中
圖1示出沖艮據(jù)本發(fā)明實(shí)施例的CMOS結(jié)構(gòu)的示意性截面圖，其中一個(gè) 器件的襯里具有形成襯里邊緣段的氮化物部分；
圖2示出根據(jù)本發(fā)明實(shí)施例在CMOS結(jié)構(gòu)的處理中的最初階段的示意 性截面圖3示出根據(jù)本發(fā)明實(shí)施例在CMOS結(jié)構(gòu)的處理中的隨后階段的示意 性截面邊緣處產(chǎn)生空凹槽的階段的示意性截面圖5示出沖艮據(jù)本發(fā)明實(shí)施例在CMOS結(jié)構(gòu)的處理中的其中已沉積氮化 物來(lái)填充先前產(chǎn)生的凹槽的階段的示意性截面圖6示出根據(jù)本發(fā)明實(shí)施例在CMOS結(jié)構(gòu)的處理中的其中氧氣暴露可 使一種類(lèi)型的器件的閾值改變的階段的示意性截面圖；以及
圖7示出根據(jù)本發(fā)明實(shí)施例的包含至少一個(gè)CMOS電路的處理器的示 意圖。
具體實(shí)施例方式
在電子學(xué)領(lǐng)域中，場(chǎng)效應(yīng)晶體管(FET)被認(rèn)為是公知的。FET的標(biāo) 準(zhǔn)部件為源極、漏極、源極與漏極之間的主體、以及柵極。該主體通常是 襯底的一部分且通常被稱(chēng)為襯底。柵極覆蓋著主體且能夠在源極與漏極之 間的主體中誘發(fā)導(dǎo)電溝道。在一般的命名法中，溝道設(shè)在主體中。通過(guò)柵 極絕緣體使柵極與主體隔離。存在兩種類(lèi)型的FET器件空穴導(dǎo)電型，稱(chēng) 為PFET;以及電子導(dǎo)電型，稱(chēng)為NFET。通常且排他性地，同一芯片上 的PFET與NFET器件被布線為CMOS電路。CMOS電路包含至少一個(gè) PFET和至少一個(gè)NFET器件。制造或處理時(shí)，當(dāng)PFET與NFET器件被 一起制作在同一芯片上時(shí)，其實(shí)是在處理CMOS處理及制造CMOS結(jié)構(gòu)。
在FET操作期間，電的貢獻(xiàn)是閾值電壓。當(dāng)柵極與源極之間的電壓超 過(guò)閾值電壓時(shí)，器件能夠在源極與漏極之間運(yùn)送電流。 一般來(lái)說(shuō)，NFET 閾值電壓為正的，且PFET閾值電壓為負(fù)的。然而，本領(lǐng)域中通常僅以其 絕對(duì)值來(lái)稱(chēng)呼這兩種類(lèi)型的閾值。對(duì)FET器件來(lái)說(shuō)，閾值是其固有特性。
隨著FET器件按比例縮小至較小尺寸，典型地柵極長(zhǎng)度小于100 nm， 通過(guò)調(diào)整主體和溝道的摻雜來(lái)設(shè)定閾值電壓的常規(guī)方式的有效性降低。柵 極材料的有效功函數(shù)以及柵極絕緣體特性成為決定小型FET (通常在低于 約2V的范圍內(nèi)操作)的閣值的重要因素。性能驅(qū)動(dòng)的技術(shù)的方向朝向于 使用金屬柵極和高k電介質(zhì)作為柵極絕緣體。然而，從性能或處理的觀點(diǎn)， 在柵極絕緣體中的具體金屬柵極和具體高k電介質(zhì)的最佳組合可能不會(huì)導(dǎo) 致NFET和PFET器件兩者的最佳閾值。
已知將包含有高k材料的柵極電介質(zhì)暴露于氧氣可使器件閾值朝向與 將柵極功函數(shù)往p+硅功函數(shù)的同一方向移動(dòng)。結(jié)果可降低PFET閾值，也 就是，使其變成較小的負(fù)電壓，并提高NFET閾值，也就是，使其變成較 大的正電壓。優(yōu)選在相當(dāng)?shù)偷臏囟认聦?shí)施該氧氣暴露。因此，這種閾值移 動(dòng)操作應(yīng)在器件制造的后期發(fā)生，典型地在源極和漏極已被激活后發(fā)生。 該要求意味著必須在制造工藝的基本上大多數(shù)處理都已施行之后(例如，該要求意P木著必須在制造工藝的基本上大多數(shù)處理都已施行之后(例如， 柵極和柵極側(cè)壁都已就位且柵極絕緣體已被各種材料的多個(gè)層遮蔽之后) 的時(shí)間點(diǎn)，暴露柵極電介質(zhì)中的高k材料。然而，可能有一路徑可讓氧氣
從環(huán)境到達(dá)柵極絕緣體。該路徑可能是在襯里內(nèi)部。襯里的使用是CMOS 處理中的標(biāo)準(zhǔn)做法，該襯里是保形沉積在實(shí)質(zhì)上所有結(jié)構(gòu)上方的薄絕緣層， 特別是在柵極和源^l/漏極區(qū)域上方的薄絕緣層。為了調(diào)整器件的閾值，所 關(guān)注的特性在于，襯里應(yīng)該可被氧氣滲透。實(shí)際上，這種由氧氣擴(kuò)散穿過(guò) 襯里而引起的閾值移動(dòng)是本領(lǐng)域公知的技術(shù)，例如E. Cartier在2005 Symposium on VLSI Technology Digest of Technical Papers的第230頁(yè)中 所報(bào)道的。然而，優(yōu)選可單獨(dú)調(diào)整不同類(lèi)型器件的闊值。意思就是說(shuō)，希 望使用改變一種類(lèi)型的器件的閾值而不影響另一種類(lèi)型的器件的閾值電壓 的闊值調(diào)整技術(shù)(例如，暴露于氧氣)。本發(fā)明實(shí)施例公開(kāi)了這樣的選擇 性調(diào)整器件閾值的技術(shù)，其使得襯里對(duì)于一種類(lèi)型的FET可容許氧氣擴(kuò) 散，同時(shí)使另一種類(lèi)型的FET的襯里改性而變得不可被氧氣滲透。
圖1示出CMOS結(jié)構(gòu)的示意性截面圖，其中一種器件的襯里具有形成 襯里邊緣段的氮化物部分。在該制造階段，CMOS結(jié)構(gòu)適合^皮暴露在低溫 氧化環(huán)境下，引起一種類(lèi)型的FET的閾值移動(dòng)。該閾值移動(dòng)取決于何種類(lèi) 型的器件容許氧氣擴(kuò)散到柵極絕緣體，PFET的閾值降低，而NFET的閾 值升高。
圖1示出兩個(gè)器件，分別為可形成CMOS結(jié)構(gòu)的至少一個(gè)NFET和 PFET中的一個(gè)NFET和一個(gè)PFET。在圖1中，并未規(guī)定兩種器件中的 哪一種為NFET,哪一種為PFET。本發(fā)明實(shí)施例涵蓋可調(diào)整哪一類(lèi)型 (NFET或PFET)的器件的閾值的兩種情況。因此，以下將討論第一類(lèi) 型的器件和第二類(lèi)型的器件，其中如果第一類(lèi)型是NFET，則第二類(lèi)型就 是PFET，反之亦然，即如果第一類(lèi)型是PFET，則第二類(lèi)型就是NFET。 應(yīng)理解，除了本發(fā)明實(shí)施例的要素之外，附圖還示出多個(gè)其它要素， 這是因?yàn)樗鼈兌际荈ET器件的標(biāo)準(zhǔn)部件，如本領(lǐng)域中所公知的。器件主體50典型地為單晶Si基材料。在本發(fā)明的代表性實(shí)施例中，該Si基材料主 體50實(shí)質(zhì)上是單晶Si。在本發(fā)明的示例性實(shí)施例中，該器件主體50為襯 底的一部分。襯底可以是電子領(lǐng)域中任何類(lèi)型的已知的村底，例如，體材 料或絕緣層上半導(dǎo)體(SOI)、完全耗盡或部分耗盡的、FIN型或任何其 它種類(lèi)。并且，襯底可具有各種導(dǎo)電類(lèi)型的各種阱，設(shè)在包圍該器件主體 的各區(qū)域位置中。該圖所示出的只是通常電子芯片中很小的部分，例如波 浪式虛線所代表的處理器。這些器件可以任何本領(lǐng)域公知的方法彼此隔離， 該圖示出了淺溝槽99隔離方案，因?yàn)檫@是本領(lǐng)域中可利用的典型的先進(jìn)隔 離技術(shù)。這些器件具有源極/漏極延伸區(qū)40和硅化的源極/漏極41,以及具 有位于柵極55、 56的頂部上的硅化物42。如本領(lǐng)域技術(shù)人員所公知的， 這些要素都具有其各自的性質(zhì)。因此，當(dāng)^/>開(kāi)的附圖中使用共同的標(biāo)號(hào) 時(shí)，是因?yàn)閺谋景l(fā)明實(shí)施例的角度來(lái)看，這些要素的各自的性質(zhì)并不重要。 圖1示出器件的源極/漏極已經(jīng)制成。在CMOS處理中，典型地在源^L/漏 極制造期間達(dá)到最高溫預(yù)算(是指溫度與時(shí)間暴露的組合)。對(duì)圖1中的 CMOS結(jié)構(gòu)來(lái)說(shuō)，因?yàn)樵礃O/漏極已經(jīng)制成，這種高溫制造步驟已經(jīng)執(zhí)行完 畢，因此將不需再度被暴露在高溫處理下。對(duì)于本發(fā)明實(shí)施例的目的，暴 露在高溫預(yù)算下意味著可比得上在源極/漏極制造過(guò)程中所使用的熱處理。
這些器件具有標(biāo)準(zhǔn)的側(cè)壁隔離物60。對(duì)本發(fā)明實(shí)施例而言，隔離物材 料的重要程度僅為優(yōu)選不可被氧氣滲透。本領(lǐng)域中用于這些隔離物的典 型材料是氮化物(SiN)，其為代表性的阻擋氧氣的材料。第一類(lèi)型的FET 器件的柵極55和第二類(lèi)型的FET器件的柵極56通常具有其自己的內(nèi)部結(jié) 構(gòu)，典型地為多層。這兩種類(lèi)型的器件的柵極(也稱(chēng)為柵極疊層)55、 56 可被彼此獨(dú)立地處理或一起處理，且典型地(但不必)具有不同的結(jié)構(gòu)。
第一類(lèi)型的FET器件具有第一柵極絕緣體10，且第二類(lèi)型的FET器 件具有第二柵極絕緣體11。兩柵極絕緣體都包含高k電介質(zhì)。這種高k電 介質(zhì)可以是Ah03、 Zr02、 Hf02、 HfSiO或其它本領(lǐng)域已知的材料和/或其 混合物。如本領(lǐng)域所公知的，這些物質(zhì)的共同性質(zhì)為具有比標(biāo)準(zhǔn)氧化物
10(Si02 )柵極絕緣體材料的介電常數(shù)(其值為約3.9 )更高的介電常數(shù)。在 本發(fā)明實(shí)施例中，第一類(lèi)型的FET器件的柵極絕緣體10和第二類(lèi)型的FET 器件的柵極絕緣體11可包含相同的高k電介質(zhì)，或可具有不同的高k材 料。除了高k電介質(zhì)之外，每一柵極絕緣體IO、 ll還可具有其它組件。典 型地，在本發(fā)明實(shí)施例中，在高k電介質(zhì)層與器件主體50之間存在極薄的、 小于約l nm的化學(xué)沉積氧化物。然而，對(duì)于第一或第二柵極絕緣體IO、 11而言，任何或所有內(nèi)部結(jié)構(gòu)、或除僅包含高k電介質(zhì)以外的任何結(jié)構(gòu)的 缺乏，都在本發(fā)明實(shí)施例的范圍之內(nèi)。在本發(fā)明的示例性實(shí)施例中，可使 用覆蓋薄化學(xué)層Si02的Hf02作為柵極絕緣體，其具有約在0.6 nm至1.2 nm之間的等效氧化物厚度。
第二類(lèi)型的FET器件具有第二襯里21。襯里是本領(lǐng)域公知的且常被 用于標(biāo)準(zhǔn)CMOS處理中。這種襯里的典型材料為氧化物，通常是二氧化硅
(Si02)。襯里的傳統(tǒng)作用是在各種處理步驟期間(特別是在蝕刻期間) 保護(hù)柵極。這種襯里典型地具有相對(duì)于氮化物和硅的選擇性蝕刻特性。第 二襯里21的材料， 一般為Si02，可容許氧氣擴(kuò)散穿過(guò)其中，并容許氧氣 到達(dá)柵極電介質(zhì)。雖然襯里的大部分表面積被隔離物60 (其可阻隔氧氣) 所覆蓋，但在村里21的邊緣、隔離物下方和柵極頂部近旁，氧氣可i^v襯 里21，到達(dá)柵極絕緣體ll，并使第二FET的閾值電壓移動(dòng)希望的預(yù)定量。 應(yīng)理解，如所有附圖一樣，圖1只是示意性表示。如本領(lǐng)域:技術(shù)人員 公知的，可存在比附圖所給出的結(jié)構(gòu)中更多的要素，但這些要素并不影響 本發(fā)明實(shí)施例的范圍。例如，這種要素可以是任何介于襯里與柵極之間的 其他層。這種常用的層中的一種稱(chēng)為補(bǔ)償層(offset)或源極/漏極、隔離 物，用于源極/漏才及制造。
第一類(lèi)型的FET器件具有第一襯里20。該第一襯里20包含多個(gè)部分。 其具有氧化物部分，這些氧化物部分類(lèi)似于第二襯里21，其可以但不必與 第二村里21相同。這些氧化物部分， 一般為Si02，可容許氧氣擴(kuò)散。第 一襯里20也具有形成第一襯里20的邊緣段的氮化物部分20，。氮化物SiN可防止氧氣穿透。由于這些氮化物段20，被設(shè)置為邊緣段，因此它們會(huì)阻擋 住第二襯里21可供氧氣進(jìn)入襯里中的路徑。由于氮化物部分的邊g20， 和氮化物隔離物60，第一柵極電介質(zhì)IO完全被氮化物材料所圍繞。因此， 透過(guò)暴露于氧氣，可在不影響第一類(lèi)型的FET器件的閾值的同時(shí)，使第二 類(lèi)型的FET器件的閾值移動(dòng)。
在處理期間的一個(gè)時(shí)間點(diǎn)上，第一襯里20的氮化物部分20，^L沉積為 氮化物層30，且即使在該層被蝕刻的步驟之后，該層的多個(gè)部分仍然保留 在隔離物60上方，如圖1所示。
進(jìn)一步的討論和圖示僅給出與產(chǎn)生圖1的結(jié)構(gòu)相關(guān)的處理步驟。 NFET、 PFET和CMOS的制造已是該領(lǐng)域中熟知的技術(shù)。應(yīng)理解，這種 處理中涉及大量步驟，且每個(gè)步驟實(shí)際上具有無(wú)窮變形，這些都是本領(lǐng)域 技術(shù)人員所公知的。還應(yīng)理解，對(duì)于制造所公開(kāi)的器件結(jié)構(gòu)，可使用公知 的處理步驟的全部范圍，《又僅詳述與本發(fā)明實(shí)施例有關(guān)的那些處理步驟。
圖2示出根據(jù)本發(fā)明實(shí)施例在CMOS結(jié)構(gòu)的處理中的最初階段的示意 性截面圖。在笫一類(lèi)型的FET器件中，已經(jīng)以這樣的方式形成第一柵極絕 緣體IO，即，第一柵極絕緣體包含第一高k電介質(zhì)。該第一柵極絕緣體IO 本身可實(shí)質(zhì)上由高k電介質(zhì)所形成，或可以與其它電介質(zhì)(例如，二氧化 硅等等)組合而形成第一柵極絕緣體10。第一襯里20已實(shí)質(zhì)上保形沉積 在整個(gè)第一類(lèi)型的FET器件上，特別是覆蓋在柵極55和源極/漏極40區(qū) 域上。第一村里20實(shí)質(zhì)上由氧化物材料組成，典型為Si02。此外，圖2 示出在第二類(lèi)型的FET器件中，已經(jīng)以這樣的方式形成第二柵極絕緣體 11,即，該第二柵極絕緣體包含第二高k電介質(zhì)。該第二柵極絕緣體11 本身可實(shí)質(zhì)上由高k電介質(zhì)形成，或可以與其它電介質(zhì)(例如，二氧化硅 等等)組合后而形成第二柵極絕緣體。第二襯里21已實(shí)質(zhì)上保形沉積在整 個(gè)第二類(lèi)型的FET器件上，特別是覆蓋在柵極56和源極/漏極40區(qū)域上。 第二襯里21實(shí)質(zhì)上由氧化物材料組成，典型為Si02。
本領(lǐng)域中公知可產(chǎn)生圖2的結(jié)構(gòu)的許多可能的制造路徑。在此的描述
12中所給出的特定細(xì)節(jié)并不旨在解釋為限定的方式。在本發(fā)明的代表性實(shí)施
例中，第一和第二襯里20、 21是在單一處理事件中被沉積，因此具有實(shí)質(zhì) 上相同的特性。也可在制造的不同步驟期間沉積這些襯里20、 21，則它們 可能不具有相同的特性，例如厚度或確切的組分。對(duì)于第一和笫二柵極絕 緣體IO、 11中的高k材料來(lái)說(shuō)，也有相同的考慮。在本發(fā)明的代表性實(shí)施 例中，第一和第二柵極絕緣體IO、 11可在不同的處理步驟期間被沉積，可 能或可能不是由相同材料組成。然而，這些柵極絕緣體也可在相同的處理 步驟中被沉積。在本發(fā)明的代表性實(shí)施例中，第一和第二柵極絕緣體IO、 11中的高k材料是由相同材料(例如Hf02)形成。
第一類(lèi)型的FET器件的柵極55和第二類(lèi)型的FET器件的柵極56本 身可以為復(fù)合結(jié)構(gòu)。由于已選定在氧氣暴露期間不調(diào)整第一類(lèi)型的FET器 件的閾值，因此必須恰當(dāng)?shù)剡x擇第一類(lèi)型的FET器件的柵極55的組成， 以便可獲得具有希望值的第一類(lèi)型的FET器件的閾值電壓。因此，第一類(lèi) 型的FET器件的柵極55可包含仔細(xì)挑選出來(lái)的所謂的帽蓋層55"。本領(lǐng) 域中公知該帽蓋層55"，例如由V. Narayanan等人在2006年IEEE VLSI Symposium的笫224頁(yè)中所發(fā)表的一樣。該帽蓋層55"可包含鑭(La)， 其經(jīng)適當(dāng)處理可產(chǎn)生希望的閾值電壓。在本發(fā)明的典型實(shí)施例中，第一類(lèi) 型的FET器件的柵極55也可包含金屬55，，例如W、 Ta、或本領(lǐng)域中已 知的其它金屬。類(lèi)似地，第二類(lèi)型的FET器件的柵極56也可具有內(nèi)部結(jié) 構(gòu)，例如金屬層56，。該金屬層56，可與第二柵極絕緣體11直接接觸。可 用于第二類(lèi)型的FET器件柵極56'的金屬可選自W、 Ta、或其它適合柵極 制造的已知金屬。除了 W、 Ta之外，典型適合作為柵極的部分的金屬還 包括Mo、 Mn、 TaN、 TiN、 WN、 Ru、 Cr、 Ta、 Nb、 V、 Mn、 Re及其 組合。第一和第二類(lèi)型的FET器件柵極55、 56的金屬層55，、 56，可由相 同材料制成。在后續(xù)附圖中，將不會(huì)指出柵極中可能的內(nèi)部結(jié)構(gòu)，但應(yīng)理 解，如果在圖2所示的處理階段存在這種結(jié)構(gòu)，則這些柵極的內(nèi)部結(jié)構(gòu)不 會(huì)改變，且在進(jìn)一步的制造期間和完成的器件中也將一直存在。在本發(fā)明的典型實(shí)施例中，存在于柵極55、 56中的其他材料可以為多晶硅和非晶硅。 該圖還示出到該階段為止通常已經(jīng)完成源^/漏極延伸區(qū)40的處理。
圖3示出根據(jù)本發(fā)明實(shí)施例在CMOS結(jié)構(gòu)的處理中的下一階段的示意 性截面圖。在該階段，兩器件的隔離物60已經(jīng)處理完成。從本發(fā)明實(shí)施例 的觀點(diǎn)來(lái)看，該隔離物60的所關(guān)注的特性在于，它們不應(yīng)被氧氣穿透，因 為這些隔離物60旨在阻絕氧氣的ii7v它們與襯里20、 21的界面。通常用 于隔離物60的材料是可有效阻隔氧氣的氮化物(SiN)。
圖4示出根據(jù)本發(fā)明實(shí)施例在CMOS結(jié)構(gòu)的處理中的其中已在襯里之 一的邊緣處產(chǎn)生空凹槽的階段的示意性截面圖。在適當(dāng)掩蔽(該掩蔽保護(hù) 第二類(lèi)型的FET器件)之后，通過(guò)選擇性蝕刻來(lái)蝕刻第一類(lèi)型的FET器 件的第一村里20。該選擇性蝕刻去除村里材料(其一般為氧化物)，但其 不會(huì)侵蝕其它暴露的材料，例如隔離物60的材料(其一般為氮化物)或是 柵極55的頂部材料(其一般為多晶硅)。在本發(fā)明的代表性實(shí)施例中，該 蝕刻是濕法蝕刻，例如以稀釋的或緩沖的氬氟酸(HF)。該選擇性蝕刻可 去除第一村里20的基本上所有暴露的部分，并穿透隔離物60下方而ii7v 位于隔離物60與柵極55之間，去除襯里20的邊緣部分，使得空凹槽25 取代第 一村里的邊緣部分。
圖5示出根據(jù)本發(fā)明實(shí)施例在CMOS結(jié)構(gòu)的處理中的其中已沉積氮化 物來(lái)填充先前產(chǎn)生的凹槽25的階段的示意性截面圖。典型地在所有結(jié)構(gòu)上 方以保形的方式沉積(表示與表面方向無(wú)關(guān)地沉積)氮化物層30。由于該 沉積的保形性質(zhì)，在第一襯里20的邊緣部分處的凹槽25被氮化物所填充。 氮化物層30沉積在大部分表面上，例如在隔離物60之上。在本發(fā)明的典 型實(shí)施例中，該隔離物60與凹槽填充層30由相同材料形成，例如氮化物 (SiN)。
在圖5中所示的處理之后，接著進(jìn)行本領(lǐng)域公知的一系列標(biāo)準(zhǔn)步驟。 通過(guò)實(shí)施這些步驟，可回蝕刻該氮化物層，實(shí)質(zhì)上將其從大部分暴露表面 上去除，例如從隔離物60、隔離99、源極/漏極區(qū)域等等的表面上去除；制造并激活源極和漏極；在源^L/漏極41和柵極42上方形成硅化物。完成 這些步驟后，就可獲得圖1中所示的希望的結(jié)構(gòu)，如先前參考圖l所討論 的。
圖6示出根據(jù)本發(fā)明實(shí)施例在CMOS結(jié)構(gòu)的處理中的其中氧氣暴露使 得一種類(lèi)型的器件的閾值移動(dòng)的階段的示意性截面圖。氧氣暴露101可通 過(guò)爐或快速熱退火而在約200。C至350。C的低溫度下發(fā)生。氧氣暴露101 的持續(xù)時(shí)間可從約2分鐘到約150分鐘寬泛地變化。通過(guò)第一襯里20的氮 化物部分20，可使氧氣無(wú)法穿透第一柵極絕緣體10，但卻能夠穿透第二柵 極絕緣體ll。閾值移動(dòng)量取決于氧氣暴露參數(shù)，主要取決于該工序的溫度 和持續(xù)時(shí)間。在本發(fā)明實(shí)施例中，可實(shí)現(xiàn)高達(dá)250 mV至300 mV的范圍 的閾值移動(dòng)。
氧氣暴露并不必須影響給定芯片或處理器的所有第二類(lèi)型的FET器 件?？墒褂萌中偷镅诒蝸?lái)阻隔氧氣使其無(wú)法穿透到 一部分的第二類(lèi) 型的FET器件。以這種方式，可以制造具有至少兩種不同閾值的第二類(lèi)型 的FET器件的芯片或處理器。此外，也不必一定對(duì)給定芯片或處理器上的 所有第一類(lèi)型的FET器件上的襯里實(shí)現(xiàn)氮化物部分20，。因此，對(duì)于給定 的芯片或處理器，第一類(lèi)型的FET器件也可具有至少兩種不同的閾值。這 些閾值的差異也可高達(dá)約250mV至300 mV，但通常對(duì)某些電路而言，約 50 mV至100 mV的差異就已經(jīng)是極大值了 。具有多個(gè)可用的閾值器件的 電路的實(shí)例包括在信號(hào)處理和通訊處理器等中的電路。
在氧氣暴露之后，可使用本領(lǐng)域技術(shù)人員公知的標(biāo)準(zhǔn)步驟完成CMOS 結(jié)構(gòu)和布線為電路。
圖7示出并入本發(fā)明實(shí)施例的含有至少一個(gè)CMOS結(jié)構(gòu)的處理器的示 意圖。該處理器900具有至少一個(gè)芯片901,其含有至少一個(gè)CMOS結(jié)構(gòu) 100,該CMOS結(jié)構(gòu)100具有帶有襯里(其具有氮化物部分)的FET，其 中這些氮化物部分形成該村里的邊緣段。該處理器900可以是任何可受益 于本發(fā)明實(shí)施例的處理器?？梢岳盟_(kāi)的結(jié)構(gòu)的實(shí)施例而制造的處理器的代表性實(shí)施例為數(shù)字處理器(一般常見(jiàn)于計(jì)算機(jī)的中央處理集合體
中)；數(shù)字/模擬混合處理器(一般常見(jiàn)于信號(hào)處理和通訊設(shè)備中)；及其 它處理器。
鑒于上述教導(dǎo)，可以對(duì)本發(fā)明進(jìn)行許多修改和變化，且這些修改和變 化是對(duì)本領(lǐng)域技術(shù)人員顯而易見(jiàn)的。本發(fā)明的范圍由所附的權(quán)利要求而限 定。
權(quán)利要求
1.一種CMOS結(jié)構(gòu)，包括至少一個(gè)第一類(lèi)型的FET器件，所述第一類(lèi)型的FET包括第一柵極絕緣體，包括第一高k電介質(zhì)；第一襯里，其中所述第一襯里包括氧化物和氮化物部分，其中所述氮化物部分形成所述第一襯里的邊緣段，且其中所述氮化物部分能夠防止氧氣到達(dá)所述第一高k電介質(zhì)；以及至少一個(gè)第二類(lèi)型的FET器件，所述第二類(lèi)型的FET包括第二柵極絕緣體，包括第二高k電介質(zhì)；第二襯里，其中所述第二襯里由氧化物形成且沒(méi)有氮化物部分，其中氧氣能夠到達(dá)所述第二高k電介質(zhì)。
2. 根據(jù)權(quán)利要求1的CMOS結(jié)構(gòu)，其中所述第一類(lèi)型的FET器件是 PFET器件，且所述第二類(lèi)型的FET器件是NFET器件。
3. 根據(jù)權(quán)利要求1的CMOS結(jié)構(gòu)，其中所述第一類(lèi)型的FET器件是 NFET器件，且所述第二類(lèi)型的FET器件是PFET器件。
4. 根據(jù)權(quán)利要求1的CMOS結(jié)構(gòu)，其中所述第一高k電介質(zhì)和所述第 二高k電介質(zhì)由相同材料形成。
5. 根據(jù)權(quán)利要求4的CMOS結(jié)構(gòu)，其中所述相同材料為Hf02。
6. 根據(jù)權(quán)利要求1的CMOS結(jié)構(gòu)，其中所述第一類(lèi)型的FET器件包 括第一柵極，其中所述第一柵極包括第一金屬。
7. 根據(jù)權(quán)利要求6的CMOS結(jié)構(gòu)，其中所述第一金屬與所述第一柵極 絕緣體直接接觸。
8. 根據(jù)權(quán)利要求6的CMOS結(jié)構(gòu)，其中帽蓋層被夾在所述第一金屬與 所述第 一柵極絕緣體之間。
9. 根據(jù)權(quán)利要求1的CMOS結(jié)構(gòu)，其中所述第二類(lèi)型的FET器件包 括第二柵極，其中所迷第二柵極包括第二金屬，其中所述第二金屬與所述第 二柵極絕緣體直接接觸。
10. —種處理CMOS結(jié)構(gòu)的方法，包括在第一類(lèi)型的FET器件中，制造第一柵極絕緣體和第一襯里，其中所 述第一柵極絕緣體包括第一高k電介質(zhì)，且所述第一襯里實(shí)質(zhì)上由氧化物組 成5在第二類(lèi)型的FET器件中，制造第二柵極絕緣體和第二襯里，其中所 述第二柵極絕緣體包括第二高k電介質(zhì)，且所述第二襯里實(shí)質(zhì)上由氧化物組成；在所述第一類(lèi)型的FET器件中，蝕刻所述第一襯里，直到所述第一襯 里的邊緣部分被空凹槽取代為止；保形沉積氮化物，其中所述氮化物填充所述凹槽且形成所述第一襯里的 氮化物邊緣段部分；以及將所述第一類(lèi)型的FET器件和所述第二類(lèi)型的FET器件暴露于氧氣， 其中氧氣穿過(guò)所述第二襯里到達(dá)所述第二柵極絕緣體的所述第二高k電介 質(zhì)，并引起所述第二類(lèi)型的FET器件的閾值電壓的預(yù)定的移動(dòng)，同時(shí)，因 為所述第一襯里的所述氮化物邊緣段部分，氧氣不能穿過(guò)所述第一柵極絕緣 體的所述第一高k電介質(zhì)，從而4吏得所述第一類(lèi)型的FET器件的閾值電壓 保持不變。
11. 根據(jù)權(quán)利要求10的方法，其中所述第一類(lèi)型的FET器件被選定為 PFET器件，且所述第二類(lèi)型的FET器件被選定為NFET器件。
12. 根據(jù)權(quán)利要求10的方法，其中所述第一類(lèi)型的FET器件被選定為 NFET器件，且所述第二類(lèi)型的FET器件被選定為PFET器件。
13. 根據(jù)權(quán)利要求10的方法，還包括在所述第一類(lèi)型的FET器件和所述第二類(lèi)型的FET器件之上沉積單層 的氧化物，并由所述單層的氧化物來(lái)制造所述第 一襯里和所述第二襯里。
14. 根據(jù)權(quán)利要求10的方法，其中所述第一高k電介質(zhì)和所述第二高 k電介質(zhì)被選定為具有相同的材料。
15. 根據(jù)權(quán)利要求14的方法，其中所述相同材料被選定為Hf02。
16. 根據(jù)權(quán)利要求10的方法，還包括在所述第一類(lèi)型的FET器件中，制造包括第一金屬的第一柵極； 在所述第二類(lèi)型的FET器件中，制造包括第二金屬的第二柵極。
17. 根據(jù)權(quán)利要求16的方法，其中為所述第一柵極而處理帽蓋層，所 述帽蓋層被夾在所述第 一柵極絕緣體與所述第 一金屬之間。
18. 根據(jù)權(quán)利要求16的方法，其中為所述第二柵極而處理所述第二金 屬，以使所述第二金屬與所述第二絕緣體直接接觸。
19. 一種處理器，包括多個(gè)CMOS電路，其中所述多個(gè)CMOS電路中的至少一個(gè)CMOS電 路還包括至少一個(gè)第一類(lèi)型的FET器件，其具有包括笫一高k電介質(zhì)的第一才冊(cè) 極絕緣體且具有第一襯里，其中所述笫一襯里包括氧化物和氮化物部分，其 中所述氮化物部分形成所述第一襯里的邊緣段；以及至少一個(gè)第二類(lèi)型的FET器件，其具有包括第二高k電介質(zhì)的第二柵 極絕緣體且具有第二襯里，其中所述第二襯里由氧化物組成且不包括氮化物 部分。
20. 根據(jù)權(quán)利要求19的處理器，其中所述處理器具有多個(gè)所述第二類(lèi) 型的FET器件，其中所述多個(gè)第二類(lèi)型的FET器件的閾值具有至少兩個(gè)不 同的值，其中所述不同的值的差異至少為50mV。
全文摘要
公開(kāi)了一種CMOS結(jié)構(gòu)，其中第一類(lèi)型的FET包括襯里，所述襯里具有氧化物(20)和氮化物(20’)部分。氮化物部分形成襯里的邊緣段。這些氮化物部分能夠防止氧氣到達(dá)第一類(lèi)型的FET的高k介電柵極絕緣體(10)。該CMOS結(jié)構(gòu)的第二類(lèi)型的FET器件具有沒(méi)有氮化物部分的襯里(21)。結(jié)果，暴露于氧氣能夠使第二類(lèi)型的FET的閾值電壓移動(dòng)，但不會(huì)影響第一類(lèi)型的FET的閾值。該公開(kāi)還教導(dǎo)用于制造CMOS結(jié)構(gòu)的方法，在所述CMOS結(jié)構(gòu)中不同類(lèi)型的FET器件的閾值可彼此獨(dú)立地設(shè)定。
文檔編號(hào)H01L27/092GK101663755SQ200880012600
公開(kāi)日2010年3月3日 申請(qǐng)日期2008年4月9日 優(yōu)先權(quán)日2007年5月2日
發(fā)明者B·B·多里斯, C·D·亞當(dāng)斯, E·A·卡蒂爾, V·納拉亞南 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司