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      振鈴抑制電路的制作方法

      文檔序號(hào):7851411閱讀:890來源:國知局
      專利名稱:振鈴抑制電路的制作方法
      技術(shù)領(lǐng)域
      本公開涉及一種振鈴(ringing)抑制電路,所述振鈴抑制電路連接到通過ー對(duì)高電勢(shì)側(cè)信號(hào)線和低電勢(shì)側(cè)信號(hào)線傳輸差分信號(hào)的傳輸線并且抑制隨著信號(hào)的傳輸所生成的振鈴。
      背景技術(shù)
      在經(jīng)由傳輸線傳輸數(shù)字信號(hào)的情況下,由于信號(hào)電平變化時(shí)信號(hào)能量的一部分被反射,從而在接收側(cè)產(chǎn)生波形中的失真(例如過沖和下沖),即振鈴。例如在如下專利文件中提出各種建議,以抑制波形失真。[專利文件 I] JP 2001-127805A (US 6, 326, 803B1)·
      [專利文件2]JP2010-103944A例如,在專利文件I中,在傳輸路徑的端子電路中信號(hào)的電壓電平在高和低之間轉(zhuǎn)換的情況下,在被延遲電路賦予的延遲時(shí)間期間端子的阻抗暫時(shí)減小。此外,輔助切換電路被并聯(lián)連接到現(xiàn)有技術(shù)中使用的端子切換電路。四個(gè)MOSFET串聯(lián)連接到電源Vcc和接地之間的輔助切換電路,并且通過傳輸?shù)蕉俗拥男盘?hào)和串聯(lián)的三個(gè)逆變器延遲且逆變的信號(hào)來執(zhí)行其切換控制。然而,利用這種配置,當(dāng)端子暫時(shí)連接到電源Vcc或接地時(shí),多個(gè)MOSFET的導(dǎo)通電阻暫時(shí)串聯(lián)或串并聯(lián)連接在兩個(gè)部分之間。因此,不能充分減小端子的阻杭。盡管需要増大FET的尺寸以減小導(dǎo)通電阻,然而端子電路的尺寸不可避免會(huì)増大。此外,在專利文件2中,開關(guān)連接在傳輸差分信號(hào)的高電勢(shì)信號(hào)線和低電勢(shì)信號(hào)線之間。當(dāng)波形失真檢測(cè)單元檢測(cè)到線之間的電壓的相對(duì)大小相反時(shí),開關(guān)截止并且在線之間引起短路。如果在線之間引起短路并且線之間的阻抗變?yōu)榱?,則接收傳輸信號(hào)的節(jié)點(diǎn)附近的信號(hào)波形中的失真能夠降低。然而,由于波形的失真部分的能量在短路電路的情況下沒有被消耗,從而能量在短路電路點(diǎn)處反射并且達(dá)到已經(jīng)傳輸信號(hào)的節(jié)點(diǎn)側(cè)。這對(duì)其它節(jié)點(diǎn)是不利的。

      發(fā)明內(nèi)容
      因此,本發(fā)明的目的在于提供ー種僅消耗波形失真的能量以利用簡化配置可靠地抑制振鈴的振鈴抑制電路。提供一種振鈴抑制電路,用于抑制通過傳輸線傳輸差分信號(hào)中生成的振鈴,所述傳輸線由ー對(duì)高電勢(shì)側(cè)信號(hào)線和低電勢(shì)側(cè)信號(hào)線形成。所述振鈴抑制電路包括電壓驅(qū)動(dòng)型線間(inter-line)切換裝置,其連接在該對(duì)信號(hào)線之間;以及控制部,用于當(dāng)檢測(cè)到差分信號(hào)的電平中發(fā)生變化時(shí),將所述線間切換元件同時(shí)導(dǎo)通一固定時(shí)間段。所述線間切換裝置可以為串聯(lián)連接的ー組第一和第二線間切換元件或單個(gè)線間切換元件。


      從下面參考附圖給出的說明中,上述和其它目的、特征以及優(yōu)點(diǎn)將變得更顯而易見。在附圖中圖I為根據(jù)第一實(shí)施例的振鈴抑制電路的電路圖;圖2為示出如圖I所示的振鈴抑制電路的操作的時(shí)序圖;圖3為根據(jù)第二實(shí)施例的振鈴抑制電路的電路圖;圖4為根據(jù)第三實(shí)施例的振鈴抑制電路的電路圖;圖5為根據(jù)第四實(shí)施例的振鈴抑制電路的電路圖;圖6為根據(jù)第五實(shí)施例的振鈴抑制電路的電路圖;圖7A到圖7C為電路圖和圖7A的電路的操作的模擬結(jié)果的時(shí)序圖; 圖8A到圖8C為電路圖和圖8A的電路的操作的模擬結(jié)果的時(shí)序圖;圖9A到圖9C為電路圖和圖9A的電路的操作的模擬結(jié)果的時(shí)序圖;圖IOA和圖IOB為根據(jù)第六實(shí)施例的電路圖和電路IOA的操作的模擬結(jié)果的時(shí)序圖;圖11為根據(jù)第七實(shí)施例的振鈴抑制電路的電路圖;圖12為示出圖11所示的振鈴抑制電路的時(shí)序圖;圖13為根據(jù)第八實(shí)施例的振鈴抑制電路的電路圖;圖14為示出圖13所示的振鈴抑制電路的時(shí)序圖;圖15為根據(jù)第九實(shí)施例的振鈴抑制電路的電路圖;圖16為根據(jù)第十實(shí)施例的振鈴抑制電路的電路圖;圖17A到圖17C為電路圖和圖17A的電路的操作的模擬結(jié)果的時(shí)序圖;圖18為根據(jù)第i^一實(shí)施例的振鈴抑制電路的電路圖;圖19A和圖19B為示出在接地偏移為OV的情況下圖17A的電路的操作的模擬結(jié)果的時(shí)序圖;圖20A和圖20B為示出在接地偏移為_7. 5V的情況下圖17A的電路的操作的模擬結(jié)果的時(shí)序圖;圖21A和圖21B為示出在接地偏移為+9. 5V的情況下圖17A的電路的操作的模擬結(jié)果的時(shí)序圖;圖22為根據(jù)第十二實(shí)施例的振鈴抑制電路的電路圖;圖23A和圖23B為示出在接地偏移為OV的情況下圖17A的電路的模擬結(jié)果的時(shí)序圖;圖24A和圖24B為示出在接地偏移為_7. 5V的情況下圖17A的電路的模擬結(jié)果的時(shí)序圖;圖25A和圖25B為示出在接地偏移為+9. 5V的情況下圖17A的電路的模擬結(jié)果的時(shí)序圖;圖26為根據(jù)第十三實(shí)施例的振鈴抑制電路的電路圖;圖27為示出圖26的電路的操作的模擬結(jié)果的時(shí)序圖;圖28為根據(jù)第十四實(shí)施例的振鈴抑制電路的電路圖;圖29為示出圖28所示的電路的操作的模擬結(jié)果的時(shí)序圖;圖30為示意性示出通信節(jié)點(diǎn)的方框圖;圖31為示出根據(jù)第十五實(shí)施例的振鈴抑制電路的電路圖32為示出圖31所示的電路的操作的時(shí)序圖;以及圖33為根據(jù)第十六實(shí)施例的振鈴抑制電路的電路圖。
      具體實(shí)施例方式將參考附圖中示出的各實(shí)施例詳細(xì)描述振鈴抑制電路。(第一實(shí)施例)參考示出第一實(shí)施例的圖I,振鈴抑制電路I并聯(lián)連接在傳輸線3上,傳輸線3包括發(fā)送電路(或接收器電路)2、以及高電勢(shì)側(cè)信號(hào)線3P和低電勢(shì)側(cè)信號(hào)線3N。振鈴抑制電路I包括利用公共漏極(非參考側(cè)導(dǎo)電端子)串聯(lián)連接在傳輸線3上的P-溝道金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET) 4和N-溝道MOSFET 5 (第一和第二線間切換元件)。此外,電容器6和電阻器7的串聯(lián)電路連接在傳輸電路3上,并且電容器6和電阻·器7的每ー個(gè)的公共連接點(diǎn)連接到FET 4的柵極。串聯(lián)電路配置了延遲電路8。N-溝道MOSFET 9 (逆變電路、控制切換元件)的源極(電勢(shì)參考側(cè)導(dǎo)電端子)連接到信號(hào)線3N,漏極經(jīng)由電阻器10上拉到高電平(電源電平),并且柵極連接到信號(hào)線3P。在這里,延遲電路8、FET 9以及電阻10器配置了控制電路(控制部)11。接下列,將參考圖2來描述第一實(shí)施例的操作。由于利用了作為板載LAN的CAN(控制器局域網(wǎng)絡(luò)),從而例如傳輸線3傳輸高電平和低電平的ニ兀信號(hào)(脈沖信號(hào))作為傳輸線3的差分信號(hào)。例如,在電源電壓為5V的情況下,信號(hào)線3P (CAN-H)和信號(hào)線3N (CAN-L)兩者被設(shè)定為在非驅(qū)動(dòng)狀態(tài)下為中間電勢(shì)的2. 5V,差分電壓為0V,從而差分信號(hào)處于低電平(隱性(recessive))。此外,如果傳輸電路2驅(qū)動(dòng)傳輸線3,例如信號(hào)線3P被驅(qū)動(dòng)至等于或大于3. 5V,例如信號(hào)線3N被驅(qū)動(dòng)至等于或小于I. 5V,例如差分電壓變?yōu)榈扔诨虼笥?V,并且差分信號(hào)變?yōu)楦唠娖?顯性(dominant))。此外,盡管沒有示出,然而信號(hào)線3P和信號(hào)線3N兩者的一端通過具有120 Q的電阻器端接。因此,當(dāng)差分信號(hào)電平從高變?yōu)榈蜁r(shí),由于傳輸線3變?yōu)榉球?qū)動(dòng)狀態(tài)并且傳輸線3的阻抗變高,從而在差分信號(hào)波形上生成振鈴。在圖2中,(a)示出差分信號(hào)電平從高變?yōu)榈停?b)示出FET (PMOS) 4的柵扱-源極電壓Vgs,以及(c)示出FET 9和FET 5的柵扱-源極電壓Vg。在差分信號(hào)電平為高的情況下,F(xiàn)ET 9導(dǎo)通,F(xiàn)ET 5截止。此外,如圖(b)所示,由于FET 4的源極參考的柵極電勢(shì)(負(fù)電勢(shì))Vg具有足夠的電容6的充電電壓,從而FET 4導(dǎo)通。(a)中的差分信號(hào)電平變化與高側(cè)信號(hào)線3P處的電勢(shì)VH和低側(cè)信號(hào)線3L處的電勢(shì)VL之間的差分電壓VH-VL對(duì)應(yīng)。如果差分信號(hào)電平如(a)所示從高變?yōu)榈?,從而?C)所示FET 9截止并且FET 5導(dǎo)通。信號(hào)線3P和信號(hào)線3N接著經(jīng)由FET 4和FET 5的導(dǎo)通電阻連接,并且阻抗減小。因此,通過導(dǎo)通電阻消耗差分信號(hào)電平從高變?yōu)榈偷南陆禃r(shí)間段期間生成的的波形失真的能量來抑制振鈴,此外,由于電容器6的電荷經(jīng)由電阻器7釋放,從而FET 4的柵極和源極之間的電壓Vgs的絕對(duì)值逐漸減小,并且當(dāng)絕對(duì)值變得低于導(dǎo)通/截止閾值時(shí)MOSFET 4截止。因此,僅在FET 4和FET 5兩者都導(dǎo)通的失真抑制時(shí)間段期間,信號(hào)線3P和信號(hào)線3N經(jīng)由FET 4和FET 5的導(dǎo)通電阻連接,從而減小了阻杭。根據(jù)上述第一實(shí)施例,F(xiàn)ET 4和FET 5的串聯(lián)電路連接在該對(duì)信號(hào)線3P和3N之間。當(dāng)控制電路11檢測(cè)到差分信號(hào)已經(jīng)從高變?yōu)榈蛥?,F(xiàn)ET 4和FET 5同時(shí)導(dǎo)通一固定時(shí)間段。因此,通過在差分信號(hào)電平轉(zhuǎn)換的時(shí)期期間大幅度降低信號(hào)線3P和3N之間的阻抗并使得差分信號(hào)波形的失真的能量被FET 4和FET 5的導(dǎo)通電阻所吸收,能夠可靠地抑制振鈴的生成。此外,控制電路11被配置為包括逆變并輸出差分信號(hào)的電平的FET 9以及在延遲固定時(shí)間段之后輸出差分信號(hào)的電平的延遲電路8。接著FET 9截止并且FET 5導(dǎo)通,延遲電路8被連接在信號(hào)線3P和3N之間的電容器6和電阻器7構(gòu)成的串聯(lián)電路所配置,并且這兩者的公共連接點(diǎn)連接到FET4的柵極。即,當(dāng)差分信號(hào)處于高電平狀態(tài)時(shí),電容器6處于充電狀態(tài)。因此FET4導(dǎo)通,F(xiàn)ET9導(dǎo)通并且FET 5截止。當(dāng)差分信號(hào)的電平變?yōu)榈蜁r(shí),M0SFET9迅速導(dǎo)通并且FET 4和5兩者導(dǎo)通。當(dāng)從這一點(diǎn)過去固定時(shí)間段吋,F(xiàn)ET4截止并且停止振鈴抑制操作。因此,能夠通過延遲電路8的時(shí)間常數(shù)來調(diào)節(jié)振鈴抑制操作有效的時(shí)間段。

      (第二實(shí)施例)根據(jù)圖3所示的第二實(shí)施例,振鈴抑制電路12被配置成使得FET 4和FET 5的導(dǎo)通和截止?fàn)顟B(tài)變?yōu)榕c第一實(shí)施例相反。S卩,在經(jīng)由電阻器10降低到接地電勢(shì)的同時(shí),取代FET 9的P-溝道MOSFET 13(逆變電路、控制切換電路)的源極連接到信號(hào)線3P,柵極連接到信號(hào)線3N,并且漏極連接到FET 4的柵極。此外,F(xiàn)ET 5的柵極在經(jīng)由電容器6連接到信號(hào)線3N的同時(shí)還經(jīng)由電阻器7連接到信號(hào)線3P。此外,電阻器7和電容器6構(gòu)成的串聯(lián)電路配置了延遲電路8a。此外,延遲電路8a和FET 13配置了控制電路(控制部)14。在第二實(shí)施例中,當(dāng)差分信號(hào)為高吋,F(xiàn)ET 13導(dǎo)通并且FET 4截止。此外,由于FET5的柵極電勢(shì)為電容器6的充電電壓,即等于高電平,則FET 5導(dǎo)通。如果在這種狀態(tài)下差分信號(hào)電平從高變?yōu)榈?,則FET 13截止并且FET 4導(dǎo)通。因此振鈴得到抑制,因?yàn)樾盘?hào)線3P和信號(hào)線3N經(jīng)由FET4和FET 5的導(dǎo)通電阻連接,并且在差分信號(hào)的下降時(shí)間段期間所生成的波形失真的能量被導(dǎo)通電阻消耗。此外,由于電容器6的電荷經(jīng)由電阻器7釋放,從而FET 5的柵極電勢(shì)逐漸減小。當(dāng)柵極電勢(shì)變?yōu)樾∮陂撝祬?,F(xiàn)ET 5截止。因此,與第一實(shí)施例類似,僅在FET 4和FET 5兩者導(dǎo)通的時(shí)間段,信號(hào)線3P和信號(hào)線3N經(jīng)由FET 4和FET 5的導(dǎo)通電阻連接。根據(jù)上述第二實(shí)施例,通過連接到FET 4的FET 13來配置逆變電路。FET 13的源極連接到信號(hào)線3P,漏極經(jīng)由電阻器10被下拉并且連接到FET13的柵極,并且FET 13的柵極連接到信號(hào)線3N。因此,由于差分信號(hào)電平的逆變信號(hào)輸出到FET 13的漏極,即輸出到FET 4的柵極,從而提供了與第一實(shí)施例相同的效果。(第三實(shí)施例)根據(jù)圖4所示的第三實(shí)施例,通過將ニ極管16并聯(lián)連接到第一實(shí)施例的振鈴抑制電路I中的電阻器7,振鈴抑制電路15配置了延遲電路17。此外,F(xiàn)ET 9的柵極在經(jīng)由電容器19連接到信號(hào)線3N的同時(shí)還經(jīng)由電阻器18連接到信號(hào)線3P。ニ極管16并聯(lián)連接到電阻器18。在這里,F(xiàn)ET 9、電阻器10和18、電容器19以及ニ極管20配置了逆變電路21。這里,連接ニ極管16使得陽極在信號(hào)線3P側(cè)并且連接ニ極管20使得陽極在信號(hào)線3N側(cè)。此夕卜,延遲電路17和逆變電路21配置了控制電路(控制部)22。在第一實(shí)施例中,如果在差分信號(hào)電平從高變?yōu)榈蜁r(shí)信號(hào)波形下降之后產(chǎn)生過沖,則FET 9導(dǎo)通并且FET 5截止。因此假設(shè)振鈴抑制效果降低。因此,與FET 9的柵極直接連接到信號(hào)線3P的第一實(shí)施例相反,在第三實(shí)施例中,F(xiàn)ET 9的柵極連接到電阻器18和電容器19的公共連接點(diǎn)。因此,由于在差分信號(hào)電平從低變?yōu)楦叩那闆r下經(jīng)由電阻器18來執(zhí)行電容器19的充電,從而柵極電勢(shì)的增加得到緩和。在差分信號(hào)電平從高變?yōu)榈偷那闆r下,經(jīng)由旁路了電阻器18的ニ極管20快速執(zhí)行電容器19的放電。因此,即使使得振鈴隨著差分信號(hào)的下降被快速抑制并且跟隨下降而生成過沖,F(xiàn)ET 4和FET 5的導(dǎo)通狀態(tài)被盡可能的保持以繼續(xù)振鈴抑制操作。此外,由于延遲電路17的操作,在差分信號(hào)電平從低變?yōu)楦叩那闆r下,在電阻器7的端子電壓等于或大于正向電壓的時(shí)間段期間,經(jīng)由ニ極管16快速執(zhí)行電容器6的充電。·當(dāng)電容器6的充電進(jìn)行并且端子電壓變?yōu)樾∮谡螂妷簳r(shí),充電隨著充電電流經(jīng)由電阻7流動(dòng)而放慢。因此,被授予的延遲時(shí)間變?yōu)槁远逃诘谝粚?shí)施例中的情況。根據(jù)上述第三實(shí)施例,包括連接在信號(hào)線3P和信號(hào)線3N之間的電阻器18和電容器19構(gòu)成的串聯(lián)電路作為逆變電路21,并且FET 9的柵極連接到串聯(lián)電路的公共連接點(diǎn)。因此,在差分信號(hào)波形下降之后生成過沖的情況下,抑制FET 9順從過沖被導(dǎo)通,并且能夠防止FET 5被暫時(shí)截止。此外,由于在信號(hào)線3N側(cè)的方向上ニ極管20并聯(lián)連接到電阻器18,從而即使在提供了相對(duì)于過沖的生成延遲了后續(xù)操作的串聯(lián)電路的情況下,能夠在差分信號(hào)電平從高變?yōu)榈蜁r(shí)快速執(zhí)行信號(hào)的逆變。此外,被授予的延遲時(shí)間可以通過將ニ極管16并聯(lián)連接到配置了延遲電路17的電阻器7而得到調(diào)節(jié)。(第四實(shí)施例)根據(jù)圖5所示的第四實(shí)施例,與第三實(shí)施例類似,振鈴電路23具有這樣ー種配置,其中延遲電路被加入第二實(shí)施例的振鈴抑制電路12中。即,通過將ニ極管16以與第四實(shí)施例相同的方向連接到電阻器7的兩端,配置延遲電路17a。此外,第三實(shí)施例的延遲電路21中的電阻器16和電容器19的連接順序相反以配置延遲電路21a,并且兩者的公共連接點(diǎn)連接到FET13的柵極。此外,延遲電路17a和逆變電路21a配置了控制電路(控制部)22a。根據(jù)第四實(shí)施例,利用第二實(shí)施例的配置也提供了與第三實(shí)施例相同的效果。(第五實(shí)施例)根據(jù)圖6到圖9所示的第五實(shí)施例,振鈴抑制電路24通過第一實(shí)施例的振鈴抑制電路I和第二實(shí)施例的振鈴抑制電路12進(jìn)行配置。振鈴抑制電路I和12并聯(lián)連接在傳輸線3上。此外,與振鈴抑制電路I和12相同的標(biāo)記通過將(_)加入前者的標(biāo)記的并將(+ )加入后者的標(biāo)記來進(jìn)行區(qū)分。在這種情況下,F(xiàn)ET 4 (-)和FET 5 ( + )的串聯(lián)電路等于第一串聯(lián)電路,并且FET 4 ( + )和FET 5 ( + )的串聯(lián)電路等于第二串聯(lián)電路。此外,振鈴抑制電路I的控制電路11等于第一控制部,并且振鈴抑制電路12的控制電路14等于第二控制部。通過采用這種配置,提供了如下效果。在利用板載局域網(wǎng)(LAN)的傳輸線3在車輛的每個(gè)部分處設(shè)置通信節(jié)點(diǎn)的配置的情況下,假設(shè)連接到每個(gè)通信節(jié)點(diǎn)的接地的電勢(shì)不同(接地偏移)。在振鈴抑制電路I的情況下,F(xiàn)ET 5的柵極被上拉到電源電平。因此,如果當(dāng)差分信號(hào)表示高電平時(shí)信號(hào)線3N的電勢(shì)増大,即在傳輸節(jié)點(diǎn)的接地電平高于自身節(jié)點(diǎn)的接地電平的狀態(tài)下,柵極和源極之間的電勢(shì)差變小。FET 5變得難以保持導(dǎo)通狀態(tài)。然而,此時(shí),利用振鈴抑制電路12,對(duì)通過差分電壓進(jìn)行操作的FET 5的操作沒有影響。利用柵極被下拉到自身節(jié)點(diǎn)的接地電平的FET 4,由于源極電勢(shì)有效地增加從而FET 4可以正常操作。此外,在傳輸節(jié)點(diǎn)的地電平低于自身節(jié)點(diǎn)的接地電平的情況下,上述關(guān)系相反。通過振鈴抑制電路I的FET 5的柵極和源極之間的電勢(shì)差變大,操作沒有問題。另ー方面,振鈴抑制電路11的FET 4的柵極和源極之間的電勢(shì)差變小,使得操作困難。因此,通過并聯(lián)連接振鈴抑制電路I和12,即使在通信節(jié)點(diǎn)之間具有接地偏移的情況下,振鈴抑制電路I和12的至少ー個(gè)可靠地操作并且可靠地提供振鈴抑制效果。振鈴抑制電路24的操作的模擬的結(jié)果示出于圖7A到圖7C。用于模擬的CAN的網(wǎng)絡(luò)模型示出于圖7A。三個(gè)連接點(diǎn)連接器J/C1、J/C2、J/C3通過5m傳輸線進(jìn)行連接,并且 六個(gè)通信節(jié)點(diǎn)經(jīng)由2m傳輸線分別均被連接到連接點(diǎn)連接器J/C1和J/C3。此外,傳輸節(jié)點(diǎn)(TRM)和接收節(jié)點(diǎn)(RCV)經(jīng)由4m傳輸線分別連接到連接點(diǎn)連接器J/C2,并且振鈴抑制電路24連接到接收節(jié)點(diǎn)側(cè)的傳輸線。圖7B為在傳輸節(jié)點(diǎn)或接收節(jié)點(diǎn)的接地電平?jīng)]有偏移的情況下的模擬結(jié)果。實(shí)線表示當(dāng)連接振鈴抑制電路24并且抑制失真的情況。虛線表示當(dāng)沒有連接振鈴抑制電路24并且沒有抑制失真的情況。圖7B為在信號(hào)線3P和3N之間的差分信號(hào)(VH-VL)從顯性變?yōu)殡[性的情況下的電壓波形。圖7C為這個(gè)時(shí)候信號(hào)線3P和3N (CAN-H, CAN-L)的各電壓波形VH和VL。如圖7C所示,可以看到在切換到隱性之后電壓波形中的波動(dòng)更迅速地收斂(converge)(失真被抑制),如實(shí)線所示。圖8A到圖8C為在傳輸節(jié)點(diǎn)的接地電平比接收節(jié)點(diǎn)的接地電平低7. 5V的情況下,圖7A到圖7C的等效圖。如圖8C所示,信號(hào)線3P和3N的電壓波形為利用-5V作為中心的差分信號(hào)。此外,圖9A到圖9C為在傳輸節(jié)點(diǎn)的接地電平比接收節(jié)點(diǎn)的接地電平高9. 5V的情況下,圖7A到圖7C的等效圖。如圖9C所示,信號(hào)線3P和3N的電壓波形為利用12V作為中心的差分信號(hào)。結(jié)果,可以看到即使在傳輸節(jié)點(diǎn)的接地之間具有電勢(shì)差時(shí)的情況下,振鈴抑制電路24操作并且抑制振鈴。根據(jù)上述第五實(shí)施例,通過在信號(hào)線3P和3N之間并聯(lián)連接振鈴抑制電路I和12,配置振鈴抑制電路24。因此,即使在每個(gè)傳輸節(jié)點(diǎn)之間的接地電勢(shì)中具有差異的狀態(tài)下,這兩個(gè)振鈴抑制電路的任一個(gè)可靠地操作,并且能夠可靠地執(zhí)行振鈴的抑制。(第六實(shí)施例)根據(jù)圖IOA到圖IOB所示的第六實(shí)施例,通過在信號(hào)線3P和3N之間并聯(lián)連接第三實(shí)施例的振鈴抑制電路15和第四實(shí)施例的振鈴抑制電路23,配置振鈴抑制電路25。在差分信號(hào)波形下降之后生成的過沖的抑制測(cè)量應(yīng)用于振鈴抑制電路15和23兩者。在沒有接地偏移的情況下的模擬結(jié)果示出于圖11。如果將圖7B和圖IOB進(jìn)行比較,當(dāng)前者的過沖的峰值超過3V時(shí),后者的峰值低于3V。此外,在第六實(shí)施例中,由于振鈴波形的幅度整體下降,波動(dòng)收斂的時(shí)間段更被縮短。因此,在第六實(shí)施例中整體振鈴抑制效果更大。根據(jù)上述第六實(shí)施例,由于在信號(hào)線3P和3N之間并聯(lián)連接振鈴抑制電路15和23,從而可以提供比第五實(shí)施例更好的振鈴抑制效果。(第七實(shí)施例)根據(jù)圖11示出的第七實(shí)施例,振鈴抑制電路101并聯(lián)連接到傳輸線3 (3P和3N)以及傳輸電路(或可以是接收器電路)2。振鈴抑制電路101包括四個(gè)N-溝道MOSFET 104到107,其中源極(電勢(shì)參考側(cè)導(dǎo)電端子)均被連接到低電勢(shì)側(cè)信號(hào)線3N,并且FET 104和106的柵極(控制端子)連接到高電勢(shì)側(cè)信號(hào)線3P。FET 104、105以及106分別形成第一、第二以及第三切換元件。FET 107為線間切換元件,其也被稱作輸出切換元件或第0個(gè)切換元件。FET 107的漏極(非參考側(cè)導(dǎo)電端子)連接到高電勢(shì)側(cè)信號(hào)線3P,并且FET 105和106的漏極連接到FET 107的柵極并且經(jīng)由上拉電阻器108被上拉到高電平(電源電平)。FET 104 (第三切換元件)的漏極經(jīng)由上拉電阻器109被上拉到高電平并且經(jīng)由電阻器110連接到FET 105 (第二切換元件)的柵極。此外,F(xiàn)ET 105的柵極經(jīng)由電容器111連接到低電勢(shì)側(cè)信號(hào)線3N?!P,電阻器110和電容器111配置了 RC濾波器電路112。此夕卜,F(xiàn)ET 104和105、電阻器109以及RC濾波器電路112配置了延遲電路113。延遲電路113、電阻器108以及FET 106 (第一切換元件)配置了控制電路(控制部)114。根據(jù)上述第七實(shí)施例,由于利用了作為板載LAN的CAN,從而例如傳輸線3傳輸高電平和低電平的ニ進(jìn)信號(hào)作為傳輸線3的差分信號(hào)。例如,在電源電壓為5V的情況下,高電勢(shì)側(cè)信號(hào)線3P (CAN-H)和低電勢(shì)側(cè)信號(hào)線3N (CAN-L)兩者被設(shè)定為2. 5V即非驅(qū)動(dòng)狀態(tài)中的中間電勢(shì),差分電壓VH-VL為0V,并且差分信號(hào)處于低電平(隱性)。此外,如果傳輸電路2驅(qū)動(dòng)傳輸線3,則高電勢(shì)側(cè)信號(hào)線3P例如被驅(qū)動(dòng)至等于或大于3. 5V,低電勢(shì)側(cè)信號(hào)線3N例如被驅(qū)動(dòng)至等于或小于I. 5V。差分電壓變?yōu)榈扔诨虼笥?V,并且差分信號(hào)變?yōu)楦唠娖?顯性)。此外,盡管未示出,然而高電勢(shì)側(cè)信號(hào)線3P和低電勢(shì)側(cè)信號(hào)線3N的每ー個(gè)的一端被具有120 Q的電阻端接。因此,當(dāng)差分信號(hào)電平從高變?yōu)榈蛥迹捎趥鬏斁€3變?yōu)榉球?qū)動(dòng)狀態(tài)并且傳輸線3的阻抗變大,從而在差分信號(hào)波形上生成振
      Tマo在圖12中,(a)示出差分信號(hào)電平從高(顯性)變?yōu)榈?隱性)并且(b)到(d)分別示出FET 107、FET 104和106以及FET 105的柵極電勢(shì)。在差分信號(hào)電平為高的情況下,F(xiàn)ET 104和106如(c)所示導(dǎo)通并且FET 105如(d)所示截止。因此FET 107如(b)所示處于截止?fàn)顟B(tài)。如果在(a)所示的這樣ー種狀態(tài)中差分信號(hào)電平從高變?yōu)榈?,則FET104和106如(c)所示截止并且FET 107如(b)所示導(dǎo)通。高電勢(shì)側(cè)信號(hào)線3P和低電勢(shì)側(cè)信號(hào)線3N接著經(jīng)由FET 109的導(dǎo)通電阻連接,并且阻抗減小。因此,通過導(dǎo)通電阻消耗在差分信號(hào)電平從高變?yōu)榈偷倪M(jìn)入時(shí)間段期間生成的波形失真的能量來抑制振鈴。如果FET 104截止,電容器111經(jīng)由電阻器109和110充電。當(dāng)電容器111的端子電壓增大至超過FET 105的閾值電壓時(shí),F(xiàn)ET 105如(d)所示導(dǎo)通。FET 107的柵極電壓接著變?yōu)?b)示出的低電平,并且FET 107截止。S卩,F(xiàn)ET 107在FET 104到106都截止的時(shí)間段(失真抑制時(shí)間段)期間導(dǎo)通,并且經(jīng)由其導(dǎo)通電阻連接高電勢(shì)側(cè)信號(hào)線3P和低電勢(shì)側(cè)信號(hào)線3N。
      在這里,隨著差分信號(hào)從高電平變?yōu)榈碗娖阶鳛橛|發(fā)器導(dǎo)通FET 107的振鈴抑制電路101的操作可通過如下邏輯看到操作。S卩,F(xiàn)ET 106是將被授予到柵極的差分信號(hào)電平逆變并輸出到漏極的逆變電路,并且FET 105將差分信號(hào)的下降變化經(jīng)由FET 104和RC濾波器電路112輸出到漏極,在固定時(shí)期延遲了變化。此外,在FET 104和106兩者的漏極電平示出高的時(shí)間段期間,F(xiàn)ET 107通過其變?yōu)楦唠娖降淖陨頄艠O導(dǎo)通,即由于兩者的漏極電平的邏輯積條件。因此,其相當(dāng)于逆變電路的輸出信號(hào)和延遲電路113的輸出信號(hào)的邏輯積信號(hào)被輸出到FET 107的柵極的配置。根據(jù)上述第七實(shí)施例,F(xiàn)ET 107連接在該對(duì)信號(hào)線3P和3N之間。當(dāng)檢測(cè)到經(jīng)由傳輸線3傳輸?shù)牟罘中盘?hào)的電平從高變?yōu)榈蜁r(shí),控制電路114導(dǎo)通FET 107 —固定時(shí)間段。即,通過在差分信號(hào)的電平轉(zhuǎn)換的時(shí)間段期間導(dǎo)通FET 107來大幅度降低信號(hào)線3P和3N之間的阻抗并且使得差分信號(hào)波形的失真的能量被吸收,能夠可靠地抑制振鈴的生成。此外,控制電路114被配置成包括逆變并輸出差分信號(hào)電平的逆變電路(FET106)、以及延遲差分信號(hào)的電平ー固定時(shí)間段并輸出差分信號(hào)的電平的延遲電路113。此夕卜,F(xiàn)ET 107通過從逆變電路輸出的信號(hào)和從延遲電路113輸出的信號(hào)的邏輯積信號(hào)來導(dǎo)·通。此外,延遲電路113被配置成包括FET 104和105以及RC濾波器電路112。FET 105的漏極連接到FET107的柵極。RC濾波器112的漏極和FET 104連接到信號(hào)線3N。因此,通過利用差分信號(hào)的電平中的變化作為觸發(fā)器改變經(jīng)由FET 104配置了 RC濾波器112的電容器111的充電狀態(tài),并且通過根據(jù)充電狀態(tài)中的變化來改變FET 105的切換狀態(tài)(即根據(jù)RC濾波器電路112的時(shí)間常數(shù)),一固定時(shí)間段的延遲可被授予。因此,由于在通過濾波器電路112被授予延遲時(shí)間的固定時(shí)間段期間FET 106的輸出和延遲電路113的輸出信號(hào)具有相同邏輯,從而能夠通過其邏輯積電路導(dǎo)通FET 107來抑制振鈴。(第八實(shí)施例)根據(jù)圖13示出的第八實(shí)施例,振鈴抑制電路115與第七實(shí)施例的振鈴抑制電路的不同配置在于FET 104和RC濾波器電路112的連接順序可被切換。即,電阻器110的一端(為RC濾波器電路112的輸入端子)連接到高電勢(shì)側(cè)信號(hào)線3P,并且電阻器110的另一端(為RC濾波器電路112的輸出端子)連接到FET 104的柵極。此外,F(xiàn)ET 104的漏極連接到FET 105的柵極。這里,F(xiàn)ET 104和RC濾波器電路112配置了延遲電路116,并且FET 106和電阻器108被加入延遲電路116以配置控制電路(控制部)117。在圖14中,其與圖12相應(yīng),Ca)示出差分信號(hào)電平從高變?yōu)榈?。在這種情況下,僅FET 106如(e)所示初始截止。由于FET 105如(d)所示在這ー時(shí)間保持截止?fàn)顟B(tài),從而FET 107如(b)所示導(dǎo)通。此外,在差分信號(hào)電平為高的狀態(tài)下被充電的RC濾波器電路的電容器111被放電的同時(shí),延遲時(shí)間被授予。當(dāng)FET 104的柵極如(c)所示變?yōu)榈碗娖?,F(xiàn)ET 104截止。由于FET 105接著如(d)所示被導(dǎo)通,則FET 107的柵極電壓如(b)所示變?yōu)榈碗娖?,并且FET 107截止。結(jié)果為與第七實(shí)施例相同的操作。此外,第八實(shí)施例的振鈴抑制電路115操作如下。在第七實(shí)施例的振鈴抑制電路101的情況下,利用振鈴抑制電路101的接地電平Gl作為參考,經(jīng)由電阻器109在RC濾波器電路12的輸入端子上被授予的電源電壓設(shè)定為5V或類似。另ー方面,經(jīng)由傳輸線3傳輸?shù)牟罘中盘?hào)的高和低電平根據(jù)驅(qū)動(dòng)傳輸線3的傳輸節(jié)點(diǎn)的接地電平G2來確定。此外,在利用板載LAN的傳輸線3將通信節(jié)點(diǎn)布置在車輛的每個(gè)部分處的配置的情況下,假設(shè)連接到每個(gè)通信節(jié)點(diǎn)的接地的電勢(shì)不同(接地偏移)。例如,如果兩個(gè)接地電平Gl和G2的大小關(guān)系為G1>G2,則在差分信號(hào)為顯性的情況下低電勢(shì)側(cè)信號(hào)線3N的低電平變得低于假設(shè)電平(例如,在假設(shè)上述I. 5V為低電平的情況下),并且電源和低電平之間的電勢(shì)差變大。由于RC濾波器電路112的電容器111充電期間的時(shí)間量變短,從而由于RC濾波器電路112授予的延遲時(shí)間變短并且FET 107導(dǎo)通的時(shí)間段變短,所以不能充分提供振鈴的抑制效果。另ー方面,利用第八實(shí)施例的振鈴抑制電路115,由于RC濾波器電路112直接連接在高電勢(shì)側(cè)信號(hào)線3P和低電勢(shì)側(cè)信號(hào)線3N之間,從而在差分信號(hào)為顯性的情況下差分電壓保持恒定,而與接地電平Gl和G2的大小關(guān)系無關(guān)。因此,由于RC濾波器電路112授予的延遲時(shí)間恒定,從而FET107導(dǎo)通的時(shí)間段也恒定,并且能夠可靠地提供振鈴的抑制效 果。根據(jù)上述第八實(shí)施例,配置了延遲電路116的RC濾波器電路112連接在高電勢(shì)側(cè)信號(hào)線3P和FET 105之間。利用這種配置,配置了 RC濾波器電路112的電容器111的充電狀態(tài)隨著作為觸發(fā)器的差分信號(hào)的電平從高變化到到低而改變。此外,通過根據(jù)充電狀態(tài)中的變化改變FET 105和106的切換狀態(tài),能夠授予固定時(shí)間段的延遲。因此,即使在通信節(jié)點(diǎn)之間或通信節(jié)點(diǎn)和振鈴抑制電路115之間具有接地電勢(shì)差,通過差分信號(hào)的電勢(shì)差來確定電容器111的充電和放電時(shí)間,并且FET 107被導(dǎo)通的時(shí)間恒定。接地電勢(shì)差的影響被移除,并且能夠可靠地執(zhí)行振鈴的抑制。(第九實(shí)施例)根據(jù)圖15所示的第九實(shí)施例,振鈴抑制電路118與第八實(shí)施例的振鈴抑制電路115的不同之處在于以下幾點(diǎn)。電阻器119和電容器120構(gòu)成的串聯(lián)電路連接在高電勢(shì)側(cè)信號(hào)線3P和低電勢(shì)側(cè)信號(hào)線3N之間,并且兩者的公共連接點(diǎn)連接到FET 106的柵極。此夕卜,ニ極管121關(guān)于電阻器119并聯(lián)連接,使得陽極在柵極側(cè)。這種部分配置了延遲電路122。此外,延遲電路122被加入第八實(shí)施例的控制電路117以配置控制電路(控制部)123。在第八實(shí)施例的振鈴抑制電路115中,如果在差分信號(hào)電平從高變?yōu)榈托盘?hào)波形已經(jīng)下降之后產(chǎn)生過沖,則FET 106導(dǎo)通并且FET 107截止。假設(shè)振鈴抑制效果降低。因此,代替將FET 106的柵極直接連接到高電勢(shì)側(cè)信號(hào)線3P,F(xiàn)ET 106的柵極連接到延遲電路122。S卩,由于延遲電路122的操作,在由于利用在差分信號(hào)下降之后生成的過沖電平從低變?yōu)楦叩那闆r下,經(jīng)由電阻器119執(zhí)行對(duì)電容器120的充電并且FET 107不容易被截止。另ー方面,在差分信號(hào)從高變?yōu)榈偷那闆r下,電容器120的電荷經(jīng)由ニ極管121被迅速釋放,并且對(duì)于FET 107的導(dǎo)通沒有效果。根據(jù)上述第九實(shí)施例,通過將連接在信號(hào)線3P和3N之間的電阻器110和電容器120的串聯(lián)電路和ニ極管121并聯(lián)連接到電阻器119,來配置延遲電路122,并且電阻器119和電容器120的公共連接點(diǎn)連接到FET 106的柵極。因此,在差分信號(hào)波形已經(jīng)下降之后生成過沖的情況下,抑制FET 106服從過沖被導(dǎo)通,并且能夠抑制FET 107被暫時(shí)截止。此夕卜,在差分信號(hào)通過并聯(lián)連接到電阻器119的ニ極管121從高變?yōu)榈偷那闆r下,電容器120的電荷能夠經(jīng)由ニ極管121迅速釋放。在差分信號(hào)波形下降的情況下,F(xiàn)ET106能夠迅速截止。
      (第十實(shí)施例)根據(jù)圖16示出的第十實(shí)施例,振鈴抑制電路124形成兩個(gè)振鈴抑制電路IOlN和101P。作為振鈴抑制電路IOlN(第一抑制電路),第七實(shí)施例的振鈴抑制電路191連接到傳輸線3。振鈴抑制電路IOlP (第二抑制電路)并聯(lián)連接到振鈴抑制電路IOlN并且被配置成通過使用P-溝道M0SFET104P到107P與振鈴抑制電路IOlN對(duì)稱。通過將“P”加入與振鈴抑制電路IOlN相應(yīng)的構(gòu)成元件的標(biāo)記,在下文中將描述振鈴抑制電路101P。振鈴抑制電路IOlP包括四個(gè)P-溝道MOSFET 104P到107P,其中源極均連接到高電勢(shì)側(cè)信號(hào)線3P,并且FET104P和106P的柵極(控制端子)連接到低電勢(shì)側(cè)信號(hào)線3N。

      FET 107P的漏極連接到低電勢(shì)側(cè)信號(hào)線3N,并且FET 104P和106P的漏極連接到FET 107的柵極并且經(jīng)由下拉電阻器108P被下拉到低電平(接地電平)。FET 104P的漏極經(jīng)由下拉電阻器109P被下拉到低電平,并且經(jīng)由電阻器IlOP連接到FET 105P的柵極。此夕卜,柵極經(jīng)由電容器IllP連接到高電勢(shì)側(cè)信號(hào)線3P。S卩,電阻器IlOP和電容IllP配置了RC濾波器電路112P。振鈴抑制電路IOlP的操作與振鈴抑制電路IOlN相同。即,在差分信號(hào)電平為高的情況下,由于FET 104P和106P導(dǎo)通,從而FET 105P截止并且FET 107P處于截止?fàn)顟B(tài)。此外,由于當(dāng)差分信號(hào)從高變?yōu)榈蜁r(shí)FET 104P和106P截止,從而FET 107P導(dǎo)通。通過經(jīng)由FET 107P的導(dǎo)通電阻來連接高電勢(shì)側(cè)信號(hào)線3P和低電勢(shì)側(cè)信號(hào)線3N,阻抗降低,并且波形失真的能量被導(dǎo)通電阻消耗,從而振鈴得到抑制。如果FET 104P截止,則電容器IllP經(jīng)由電阻器109P和IlOP的路徑充電。如果電容器IllP的端子電壓升高到高于FET 105P的閾值電壓,則FET 105P導(dǎo)通。接著柵極電壓變?yōu)榈碗娖讲⑶褾ET 107P截止。此外,通過將振鈴抑制電路IOlN和IOlP并聯(lián)連接到傳輸線3,從而提供了如下優(yōu)點(diǎn)。在僅振鈴抑制電路IOlN被連接的情況下,如第八實(shí)施例所述,在接地電平Gl和G2之間具有電勢(shì)差。如果G1〈G2,利用振鈴抑制電路101N,F(xiàn)ET 104N到107N的源極和柵極之間的電壓變得更小。因此,難以可靠地導(dǎo)通FET 104N到107N。然而,如果相對(duì)于振鈴抑制電路IOlP考慮這種狀態(tài),由于FET 104P到107P的柵極和源極之間的電壓變得更大,則FET104P到107P能夠可靠地導(dǎo)通。此外,如果接地電平Gl和G2之間的大小關(guān)系為G1>G2,則上述關(guān)系相反,使得振鈴抑制電路IOlN和IOlP的操作困難。因此,通過并聯(lián)連接振鈴抑制電路IOlN和101P,即使在通信節(jié)點(diǎn)之間具有接地偏移的情況下,振鈴抑制電路151N和151P的至少之一可靠地操作。通過使用圖17A示出的網(wǎng)絡(luò)模型來實(shí)施模擬。三個(gè)連接點(diǎn)連接器J/Cl、J/C2、J/C3通過5m傳輸線連接,并且六個(gè)通信節(jié)點(diǎn)經(jīng)由2m傳輸線分別均連接到連接點(diǎn)連接器J/C1和J/C3。此外,傳輸節(jié)點(diǎn)和接收節(jié)點(diǎn)經(jīng)由4m傳輸線分別連接到連接點(diǎn)連接器J/C2,并且振鈴抑制電路124連接到接收節(jié)點(diǎn)側(cè)的傳輸線。圖17B和圖17C示出在傳輸節(jié)點(diǎn)或接收節(jié)點(diǎn)的接地電平?jīng)]有偏移的情況下振鈴抑制電路124的操作的模擬結(jié)果。在圖17B示出的結(jié)果中,實(shí)線表示連接振鈴抑制電路124并且失真被抑制的情況。虛線表示當(dāng)未連接振鈴抑制電路124并且失真沒有被抑制的情況。圖17B示出在差分信號(hào)從顯性變?yōu)殡[性的情況下的電壓波形,圖17C示出這個(gè)時(shí)候信號(hào)線CAN-H和CAN-L的各電壓波形。如圖17B所示,可看到當(dāng)振鈴被抑制時(shí)切換到隱性之后電壓波形中的波動(dòng)更迅速地收斂。根據(jù)上述第十實(shí)施例,通過FET 104N到107N配置每個(gè)切換元件的振鈴抑制電路IOlN和通過FET 104P到107P配置每個(gè)切換元件的振鈴抑制電路IOlP并聯(lián)連接在信號(hào)線3P和3N之間。即使在通信節(jié)點(diǎn)之間的接地電勢(shì)具有差異的狀態(tài)下,振鈴抑制電路IOlN和IOlP的至少一個(gè)可靠地操作,并且能夠可靠地執(zhí)行振鈴的抑制。在如下實(shí)施例中將描述關(guān)于這種操作的模擬。(第^^一實(shí)施例)在圖18所示的第i^一實(shí)施例中,振鈴抑制電路125由振鈴抑制電路115N(第一抑制電路)和振鈴抑制電路115P (第二抑制電路)形成。振鈴抑制電路115N與第八實(shí)施例的振鈴抑制電路115相同(圖13)。振鈴抑制電路115N連接到與振鈴抑制電路115P并聯(lián)的傳輸線3。使用P-溝道MOSFET 104P到107P將振鈴抑制電路115P配置成對(duì)稱。
      ·
      圖19A和圖19B示出在沒有接地偏移的情況下圖18的振鈴抑制電路125的模擬結(jié)果。圖20A和圖20B示出在接地偏移為-7. 5V的情況下圖18的振鈴抑制電路125的模擬結(jié)果。圖21A和圖21B示出在接地偏移為+9. 5V的情況下圖18的振鈴抑制電路125的模擬結(jié)果。因此,隱性狀態(tài)下的中間電勢(shì)在圖20B中為-5V,并且中間電勢(shì)在圖21B中為12V。此外,如圖19A到圖21A所示,可看到振鈴波形中的波動(dòng)可以通過連接振鈴抑制電路125得到抑制,不論接地偏移是否存在。(第十二實(shí)施例)在圖22所示的第十二實(shí)施例中,振鈴抑制電路126由振鈴抑制電路118N(第一抑制電路)和振鈴抑制電路118P (第二抑制電路)形成。振鈴抑制電路118N與第九實(shí)施例的振鈴抑制電路118相同,并連接到與使用P-溝道MOSFET 104P到107P被配置為對(duì)稱的振鈴抑制電路118P并聯(lián)的傳輸線3。然而,二極管121沒有被連接,并且替代地二極管127連接到電阻器110的兩端。二極管127N的陽極連接到高電勢(shì)側(cè)信號(hào)線3P,并且二極管127P的陽極連接到FET 104P的柵極。此外,圖23A和圖23B示出在沒有接地偏移的情況下振鈴抑制電路126的模擬結(jié)果。圖24A和圖24B示出在接地偏移為-7. 5V的情況下的模擬結(jié)果。圖25A和圖25B示出在接地偏移為+9. 5V的情況下的模擬結(jié)果。因此,隱性狀態(tài)下的中間電勢(shì)在圖24B中為-5V,并且中間電勢(shì)在圖25B中為12V。此外,如圖23A到圖25A所示,可看到振鈴波形中的波動(dòng)能夠通過連接振鈴抑制電路126得到抑制,不論接地偏移是否存在。(第十三實(shí)施例)在圖26所示的第十三實(shí)施例中,振鈴抑制電路128由兩個(gè)振鈴抑制電路118Na和118Pa形成,與第十二實(shí)施例的振鈴抑制電路118N和118P類似(圖22)。在每個(gè)振鈴抑制電路中,二極管121并聯(lián)連接到電阻器119。此外,二極管129和電阻器130的串聯(lián)電路并聯(lián)連接到電阻器108。連接二極管129N使得其陽極在高電勢(shì)信號(hào)線3P側(cè)。連接二極管129P使得其陰極在低電勢(shì)信號(hào)線3N側(cè)。電阻器130N的阻抗被設(shè)定為小于上拉電阻器108N的阻抗。電阻器130P的阻抗被設(shè)定為小于下拉電阻器108P的阻抗。第十三實(shí)施例操作如圖27所示,其示出振鈴抑制電路IlSPa的電路操作的模擬結(jié)果。在圖27中,坐標(biāo)的軸上的電壓OV表示傳輸線3的通信電壓(差分電壓)為0V。為了便于說明,通過轉(zhuǎn)換參考電壓來示出FET 107P的柵極電壓。實(shí)線表示在二極管129P和電阻器130P的串聯(lián)電路如圖26所設(shè)置的情況下的電壓變化。虛線表示在未設(shè)置這種串聯(lián)電路的情況下的電壓變化。通過將二極管129P和電阻器130P的串聯(lián)電路并聯(lián)連接到下拉電阻器108P,當(dāng)FET 107P的柵極電壓Vgs從高電平變?yōu)榈碗娖綍r(shí),允許放電電流從柵極流到地的路徑的電阻降低的更多。因此,柵極電壓Vgs比在沒有提供串聯(lián)電路的情況下更迅 速地下降,因此FET 107P (最后一級(jí)或輸出FET)更快截止。二極管129P和電阻器130P的串聯(lián)電路并聯(lián)連接到FET 107N的上拉電阻器108N。當(dāng)FET 107N的柵極電壓Vgs從低電平變?yōu)楦唠娖綍r(shí),允許充電電流從電源Vcc流到柵極的路徑的電阻降低的更多。柵極電壓Vgs比在沒有提供串聯(lián)電路的情況下更迅速地升高,因此FET 107N更快導(dǎo)通。根據(jù)上述第十三實(shí)施例,能夠更快地導(dǎo)通FET 107N和107P以更有效地抑制振鈴。(第十四實(shí)施例)在圖28到圖30示出的第十四實(shí)施例中,連接到傳輸線3的每個(gè)通信節(jié)點(diǎn)31如圖30所示由收發(fā)器IC 32和控制器IC (控制器電路)33形成。收發(fā)器IC 32由傳輸器電路和接收器電路形成。控制器IC 33控制通信作為切斷元件控制部和控制器部??刂破鱅C 33包括微型計(jì)算機(jī)和相關(guān)電路,并通過在空閑模式下采用待機(jī)模式而具有降低功耗的功能,其中在所述空閑模式中不需要通信。當(dāng)控制器IC 33將其模式變?yōu)榇龣C(jī)模式時(shí),高電平(有源)的待機(jī)信號(hào)輸出到收發(fā)器IC 32。如圖28所示,振鈴抑制電路135與第九實(shí)施例的振鈴抑制電路118 (圖15)類似。然而,振鈴抑制電路135的不同之處在于P-溝道MOSFET 134被連接作為FET 105的漏極和FET 106的漏極之間的切斷元件。待機(jī)信號(hào)被應(yīng)用于FET 134的柵極(控制端子)。第十六實(shí)施例操作如下。當(dāng)控制器IC 33操作以在正常操作模式下執(zhí)行通信時(shí),待機(jī)信號(hào)為低電平(無源)并且FET 134處于導(dǎo)通狀態(tài)。因此,振鈴抑制電路135以與第九實(shí)施例相同的方式操作。當(dāng)控制器IC 33將其模式變?yōu)榇龣C(jī)模式或狀態(tài)時(shí),待機(jī)信號(hào)變?yōu)橛性?電源Vcc電平)并且FET 134 截止。即使差分電壓沒有通過傳輸線3被傳輸并且為OV (低電平),F(xiàn)ET 105由于其柵極被上拉而保持其導(dǎo)通狀態(tài)。結(jié)果,電流從電源經(jīng)由電阻器108和FET 105流到信號(hào)線3N。然而,通過截止FET 134,如上文所述流動(dòng)的電流被切斷以降低功耗。第十四實(shí)施例的模擬結(jié)果如圖29所示,其中相對(duì)于設(shè)置了 FET 134(圖28)和沒有設(shè)置FET 134 (圖15)的兩種情況示出差分信號(hào)波形。通過增加FET 134,連接到FET 107的柵極的電流路徑的阻抗增加了 FET 134的導(dǎo)通電阻的量。然而,波形在這兩種情況之間沒有不同。因此應(yīng)理解的是FET134沒有不利地影響振鈴抑制操作。如上所述,控制器IC 33控制連接在FET 107的柵極和FET 105的漏極之間的FET134的導(dǎo)通和截止。控制器IC 33將把通信節(jié)點(diǎn)31變?yōu)榇龣C(jī)狀態(tài)的待機(jī)信號(hào)施加到FET134的柵極,從而FET 134在通信節(jié)點(diǎn)31被變?yōu)榇龣C(jī)狀態(tài)的模式的時(shí)間段截止。通信不太可能在通信節(jié)點(diǎn)31的這一模式改變時(shí)期執(zhí)行。為此,通過由待機(jī)信號(hào)截止FET 134,從電源通過FET 105到低電勢(shì)信號(hào)線3N的電流流動(dòng)路徑被切斷。因此,降低了不需要的功耗。
      (第十五實(shí)施例)在圖31和圖32示出的第十五實(shí)施例中,振鈴抑制電路135a具有如第十實(shí)施例中所示的FET 134。BP,FET 134設(shè)置在FET 105的漏極和FET 106的漏極之間。接收器電路2包括用于檢查是否通過傳輸線3傳輸差分信號(hào)的電路配置。例如,接收器電路2被配置成通過差分放大器電路檢測(cè)傳輸線3的差分電壓,并且通過比較器將差分放大器電路的輸出信號(hào)與預(yù)定閾值電壓比較以檢查顯性電平的信號(hào)是否被接收到。比較器的輸出信號(hào)從接收器電路2輸入到控制器IC (控制器電路)33A。具體而言,當(dāng)傳輸線3的差分電壓超過或高于閾值電壓例如I. OV時(shí),高電平信號(hào)輸入到控制器IC33A??刂破鱅C 33A將柵極信號(hào)施加到FET 134的柵極。當(dāng)輸入信號(hào)處于低電平和高電平時(shí),柵極信號(hào)分別被設(shè)定為高電平和低電平。振鈴抑制電路135a如圖32所示操作,與圖12類似。如圖32的(a)和(e)所示,當(dāng)沒有通過傳輸線3傳輸差分信號(hào)時(shí)FET 134截止。因此,抑制了電流從電源經(jīng)由電阻器108和FET 105流入信號(hào)線3N。
      ·
      根據(jù)第十五實(shí)施例,接收器電路2檢測(cè)傳輸線3的差分電壓的電平,并且當(dāng)差分電壓的電平低于預(yù)定閾值電平時(shí),控制器IC 33A截止FET 134。因此,當(dāng)傳輸線3的差分信號(hào)變低時(shí),即當(dāng)不需要功率時(shí),功耗降低。(第十六實(shí)施例)在圖33示出的第十六實(shí)施例中,通過將第十四實(shí)施例(圖28)中的振鈴抑制電路134應(yīng)用于第i^一實(shí)施例(圖18)的振鈴抑制電路115P,來提供振鈴抑制電路138P。具體而言,N-溝道MOSFET 137連接作為FET 105P的漏極和FET107的柵極以及FET 106P的漏極之間的切斷元件。柵極控制信號(hào)以與第十四實(shí)施例或第十五實(shí)施例類似的方式施加于FET137的柵極。然而,信號(hào)電平相反。根據(jù)第十六實(shí)施例,由FET形成的振鈴抑制電路138P降低了不必要的功耗。第十三實(shí)施例到第十六實(shí)施例可以應(yīng)用于其它實(shí)施例。例如,第十五實(shí)施例和第十六實(shí)施例可以組合。根據(jù)上述實(shí)施例的振鈴抑制電路可以以各種方式進(jìn)行修改。例如,盡管振鈴抑制電路連接到傳輸線的至少一個(gè)節(jié)點(diǎn),然而振鈴抑制電路可以連接到每個(gè)傳輸節(jié)點(diǎn)附近。第一和第二線間切換元件可以由相同導(dǎo)電類型元件配置。配置逆變電路的二極管可以根據(jù)需要進(jìn)行連接。切換元件不限于M0SFET,而可以是任意電壓驅(qū)動(dòng)型元件。振鈴抑制電路可以被配置成抑制在差分信號(hào)電平從低變?yōu)楦叩那闆r下生成的振鈴。對(duì)通過一對(duì)信號(hào)線傳輸差分信號(hào)的通信協(xié)議的應(yīng)用也是可能的,而不限于CAN。延遲電路不限于RC濾波器電路,而可以是延遲線等。
      權(quán)利要求
      1.一種振鈴抑制電路,用于抑制在通過傳輸線(3)傳輸差分信號(hào)中生成的振鈴,所述傳輸線(3 )由一對(duì)高電勢(shì)側(cè)信號(hào)線(3P )和低電勢(shì)側(cè)信號(hào)線(3N)形成,所述振鈴抑制電路包括 電壓驅(qū)動(dòng)型第一和第二線間切換元件(4,5),其串聯(lián)連接在該對(duì)信號(hào)線之間;以及 控制部(11,14,22,22a),用于當(dāng)檢測(cè)到所述差分信號(hào)的電平發(fā)生變化時(shí),將所述第一和第二線間切換元件同時(shí)導(dǎo)通一固定時(shí)間段。
      2.根據(jù)權(quán)利要求I所述的振鈴抑制電路,其中所述控制部(ll,14,22,22a)包括 逆變電路(9,13,21,21 a ),用于逆變所述差分信號(hào)的電平;以及 延遲電路(8,8a,17),用于持續(xù)所述固定時(shí)間段來延遲所述差分信號(hào)的所述變化, 所述第一和第二線間切換元件中的一個(gè)通過所述逆變電路接通,并且所述第一和第二線間切換元件中的另一個(gè)通過所述延遲電路關(guān)斷。
      3.根據(jù)權(quán)利要求2所述的振鈴抑制電路,其中 所述逆變電路(9,13,21,21a)包括電壓驅(qū)動(dòng)型控制切換元件(9,13),其具有連接到該對(duì)信號(hào)線之一的電勢(shì)參考側(cè)導(dǎo)電端子、如果所述差分信號(hào)具有高電平則以導(dǎo)電狀態(tài)進(jìn)行連接的控制端子、以及連接到所述第一和第二線間切換元件之一的所述控制端子的非參考側(cè)導(dǎo)電端子; 所述延遲電路(8,8a,17)包括連接到該對(duì)信號(hào)線的電阻器(7)和電容器(6)的串聯(lián)電路,所述串聯(lián)電路在所述電阻器和所述電容器的公共連接點(diǎn)處連接到所述第一和第二線間切換元件的另一個(gè)的所述控制端子。
      4.根據(jù)權(quán)利要求3所述的振鈴抑制電路,其中 所述控制切換元件(9,13)為N-溝道MOSFET (9),其具有連接到所述低電勢(shì)側(cè)信號(hào)線的源極、經(jīng)由電阻器(10)被上拉并且連接到所述線間切換元件的所述控制端子的漏極、以及連接到所述高電勢(shì)側(cè)信號(hào)線的柵極。
      5.根據(jù)權(quán)利要求3所述的振鈴抑制電路,其中 所述控制切換元件(9,13)為N-溝道M0SFET(9),其具有連接到所述低電勢(shì)側(cè)信號(hào)線的源極、以及經(jīng)由電阻器(10)被上拉并且連接到所述線間切換元件的所述控制端子的漏極; 所述逆變電路(9,13,21,21a)包括連接在所述高電勢(shì)側(cè)信號(hào)線和所述低電勢(shì)側(cè)信號(hào)線之間的電阻器(18)和電容器(19)的串聯(lián)電路(21,21a),所述串聯(lián)電路在所述電阻器和所述電容器之間的公共連接點(diǎn)處連接到所述N-溝道MOSFET的柵極。
      6.根據(jù)權(quán)利要求5所述的振鈴抑制電路,其中 所述逆變電路(9,13,21,21a)還包括二極管(20),所述二極管(20)并聯(lián)連接到所述電阻器并且在所述低電勢(shì)側(cè)信號(hào)線的一側(cè)上具有陽極。
      7.根據(jù)權(quán)利要求3所述的振鈴抑制電路,其中 所述控制切換元件(9,13)為P-溝道MOSFET (13),其具有連接到所述高電勢(shì)側(cè)信號(hào)線的源極、經(jīng)由電阻器(10)被下拉并且連接到所述線間切換元件的所述控制端子的漏極、以及連接到所述低電勢(shì)側(cè)信號(hào)線的柵極。
      8.根據(jù)權(quán)利要求3所述的振鈴抑制電路,其中 所述控制切換元件(9,13)為P-溝道MOSFET (13),其具有連接到所述高電勢(shì)側(cè)信號(hào)線的源極,以及經(jīng)由電阻器(10)被下拉并且連接到所述線間切換元件的所述控制端子的漏極; 所述逆變電路(9,13,21,21a)包括連接在所述高電勢(shì)側(cè)信號(hào)線和所述低電勢(shì)側(cè)信號(hào)線之間的電阻器(18)和電容器(19)的串聯(lián)電路(21a),所述串聯(lián)電路在所述電阻器和所述電容器的公共連接點(diǎn)處連接到所述P-溝道MOSFET的柵極。
      9.根據(jù)權(quán)利要求8所述的振鈴抑制電路,其中 所述逆變電路(9,13,21,21a)包括二極管(20),所述二極管(20)并聯(lián)連接到所述電阻器并且在所述低電勢(shì)側(cè)信號(hào)線的一側(cè)上具有陽極。
      10.根據(jù)權(quán)利要求3到9中任一權(quán)利要求所述的振鈴抑制電路,其中 所述第一和第二線間切換元件(4,5)由不同導(dǎo)電類型切換元件形成; 所述第一和第二線間切換元件(4,5)設(shè)置在所述第一和第二線間切換元件構(gòu)成的兩組串聯(lián)電路的每一組中,并且在該對(duì)信號(hào)線之間彼此并聯(lián)連接,所述兩組形成第一串聯(lián)電路和第二串聯(lián)電路; 所述控制部(11,14,22,22a)設(shè)置在所述第一串聯(lián)電路和所述第二串聯(lián)電路的每一個(gè)中,作為用于分別控制所述第一串聯(lián)電路和所述第二串聯(lián)電路的第一控制部和第二控制部; 所述控制切換元件(9,13)設(shè)置在所述第一控制部和所述第二控制部的每一個(gè)中作為第一控制切換元件和第二控制切換元件,所述第一控制切換元件和所述第二控制切換元件由不同導(dǎo)電類型元件形成并且所述控制端子和所述電勢(shì)參考側(cè)導(dǎo)電端子與彼此相對(duì)的該對(duì)信號(hào)線具有相應(yīng)連接關(guān)系; 所述第一和第二控制切換元件的所述非參考側(cè)導(dǎo)電端子經(jīng)由所述電阻器分別上拉或下拉,并且連接到所述第一串聯(lián)電路和所述第二串聯(lián)電路的相同導(dǎo)電類型線間切換元件的所述控制端子; 設(shè)置在所述第一控制部和所述第二控制部的每一個(gè)的所述延遲電路中的所述電阻器(7)連接到與所述第一控制切換元件和所述第二控制切換元件的參考電勢(shì)側(cè)導(dǎo)電端子公共的所述信號(hào)線;以及 所述第一和第二線間切換元件(4,5)分別包括P-溝道MOSFET (4)和N-溝道MOSFET(5),所述P-溝道MOSFET和所述N-溝道MOSFET具有彼此公共連接的漏極以及分別連接到所述高電勢(shì)側(cè)信號(hào)線和所述低電勢(shì)側(cè)信號(hào)線的源極。
      11.一種振鈴抑制電路,用于抑制在通過傳輸線(3)傳輸差分信號(hào)中生成的振鈴,所述傳輸線(3 )由一對(duì)高電勢(shì)側(cè)信號(hào)線(3P )和低電勢(shì)側(cè)信號(hào)線(3N)形成,所述振鈴抑制電路包括 單個(gè)電壓驅(qū)動(dòng)型線間切換元件(107),連接在該對(duì)信號(hào)線之間;以及 控制部(114,117,123),用于當(dāng)檢測(cè)到所述差分信號(hào)的電平中發(fā)生變化時(shí),將所述線間切換元件導(dǎo)通一固定時(shí)間段。
      12.根據(jù)權(quán)利要求11所述的振鈴抑制電路,其中所述控制部(114,117,123)包括 逆變電路(106 ),用于逆變并且輸出所述差分信號(hào)的所述電平;以及 延遲電路(113,116,122),在延遲所述固定時(shí)間段之后輸出所述差分信號(hào)的所述電平, 所述逆變電路(106)和所述延遲電路(113,116,122)被配置成生成從所述逆變電路輸出的信號(hào)和從所述延遲電路輸出的信號(hào)的邏輯積信號(hào),并且將所述邏輯積信號(hào)輸出到所述線間切換元件的控制端子。
      13.根據(jù)權(quán)利要求12所述的振鈴抑制電路,其中 所述逆變電路(106)包括電壓驅(qū)動(dòng)型第一切換元件(106),其具有連接到該對(duì)信號(hào)線之一的控制端子、連接到該對(duì)信號(hào)線的另一個(gè)的電勢(shì)參考側(cè)導(dǎo)電端子、以及連接到所述線間切換元件的非參考側(cè)導(dǎo)電端子; 所述延遲電路(113,116,122)包括并聯(lián)連接到所述第一切換元件的電壓驅(qū)動(dòng)型第二切換元件(105)、RC濾波器電路(112)以及電壓驅(qū)動(dòng)型第三切換元件(104),所述第三切換元件(104)具有連接到所述第二切換元件的電勢(shì)參考側(cè)導(dǎo)電端子的電勢(shì)參考側(cè)導(dǎo)電端子、連接到所述第二切換元件的控制端子的非參考側(cè)導(dǎo)電端子;并且 所述RC濾波器電路(112)連接在該對(duì)信號(hào)線之一和所述第三切換元件的所述控制端子之間。
      14.根據(jù)權(quán)利要求12所述的振鈴抑制電路,其中 所述逆變電路(106)包括電壓驅(qū)動(dòng)型第一切換元件(106),其具有連接到該對(duì)信號(hào)線之一的控制端子、連接到該對(duì)信號(hào)線的另一個(gè)的電勢(shì)參考側(cè)導(dǎo)電端子、以及連接到所述線間切換元件的非參考側(cè)導(dǎo)電端子; 所述延遲電路(113,116,122)包括并聯(lián)連接到所述第一切換元件的電壓驅(qū)動(dòng)型第二切換元件(105)、RC濾波器電路(112)以及電壓驅(qū)動(dòng)型第三切換元件(104),所述第三切換元件(104)具有連接到所述第二切換元件的電勢(shì)參考側(cè)導(dǎo)電端子的電勢(shì)參考側(cè)導(dǎo)電端子以及連接到該對(duì)信號(hào)線之一的控制端子;并且 所述RC濾波器電路(112)連接在所述第三切換元件的非參考側(cè)導(dǎo)電端子和所述第二切換元件的所述控制端子之間。
      15.根據(jù)權(quán)利要求13或14所述的振鈴抑制電路,其中 第一振鈴抑制電路(101N,115N, 118N, 118Na)和第二振鈴抑制電路(101P,115P,118P,118Pa)并聯(lián)設(shè)置在該對(duì)信號(hào)線之間,所述第一振鈴抑制電路和所述第二振鈴抑制電路的每一個(gè)包括單個(gè)所述線間切換元件和所述控制部; 所述第一振鈴抑制電路(101N,115N, 118N, 118Na)被配置成使得其中的每個(gè)所述切換元件利用所述低電勢(shì)側(cè)信號(hào)線的電勢(shì)作為參考電勢(shì)來執(zhí)行切換操作;以及 所述第二振鈴抑制電路(101P,115P,118P,118Pa)被配置成使得其中的每個(gè)所述切換元件利用所述高電勢(shì)側(cè)信號(hào)線的電勢(shì)作為參考電勢(shì)來執(zhí)行切換操作。
      16.根據(jù)權(quán)利要求13或14所述的振鈴抑制電路,其中 所述線間切換元件(107 )為輸出N-溝道MOSFET,其具有經(jīng)由上拉電阻器(108 )被上拉的柵極、連接到所述高電勢(shì)側(cè)信號(hào)線的漏極、以及連接到所述低電勢(shì)側(cè)信號(hào)線的源極; 所述第一切換元件(106)為第一 N-溝道MOSFET,其具有連接到所述高電勢(shì)側(cè)信號(hào)線的柵極、連接到所述輸出N-溝道MOSFET的柵極的漏極、以及連接到所述低電勢(shì)側(cè)信號(hào)線的源極; 所述第二切換元件(105)為并聯(lián)連接到所述第一 N-溝道MOSFET的第二 N-溝道MOSFET ;以及 所述第三切換元件(104)為第三N-溝道M0SFET,其具有經(jīng)由上拉電阻器(109)被上拉的漏極以及連接到所述低電勢(shì)側(cè)信號(hào)線的源極。
      17.根據(jù)權(quán)利要求16所述的振鈴抑制電路,還包括 二極管(129N)和電阻器(130N)構(gòu)成的串聯(lián)電路,其連接到將所述線間切換元件的所述柵極上拉的所述上拉電阻器,所述二極管具有連接到電源側(cè)的陽極并且所述電阻器的阻抗小于所述上拉電阻的阻抗。
      18.根據(jù)權(quán)利要求16所述的振鈴抑制電路,還包括 切斷元件(134),連接在所述輸出N-溝道MOSFET的所述柵極和所述第二 N-溝道MOSFET的所述漏極之間;以及 切斷元件控制器電路(33),用于控制所述切斷元件的開關(guān)狀態(tài), 其中所述切斷元件控制器電路(33)輸出待機(jī)信號(hào)到所述切斷元件的控制端子,從而將連接到所述傳輸線的通信節(jié)點(diǎn)的操作模式改變?yōu)榇龣C(jī)狀態(tài),并且當(dāng)所述操作模式變?yōu)樗龃龣C(jī)模式時(shí)關(guān)閉所述切斷元件。
      19.根據(jù)權(quán)利要求16所述的振鈴抑制電路, 切斷元件(134,137),連接在所述輸出N-溝道MOSFET的所述柵極和所述第二 N-溝道MOSFET的所述漏極之間;以及 切斷元件控制器電路(33A),用于控制所述切斷元件的開關(guān)狀態(tài), 其中所述切斷元件控制器電路(33A)檢測(cè)所述傳輸線的差分電壓電平,并且當(dāng)所述差分電壓電平低于預(yù)定閾值電平時(shí)關(guān)閉所述切斷元件。
      20.根據(jù)權(quán)利要求16所述的振鈴抑制電路,還包括 電阻器(119 )和電容器(120 )構(gòu)成的串聯(lián)電路,連接在該對(duì)信號(hào)線之間; 其中所述第一N-溝道MOSFET的所述柵極連接到所述電阻器和所述電容器之間的公共連接點(diǎn)。
      21.根據(jù)權(quán)利要求20所述的振鈴抑制電路,還包括 二極管(121),在所述串聯(lián)電路的公共連接側(cè)上連接到與其陽極并聯(lián)的所述電阻器。
      22.根據(jù)權(quán)利要求13或14所述的振鈴抑制電路,其中 所述線間切換元件(107)為輸出P-溝道M0SFET( 107P),其具有通過下拉電阻器(108P)被下拉的柵極、連接到所述低電勢(shì)側(cè)信號(hào)線的漏極、以及連接到所述高電勢(shì)側(cè)信號(hào)線的源極; 所述第一切換元件(106)為第一 P-溝道MOSFET (106P),其具有連接到所述低電勢(shì)側(cè)信號(hào)線的柵極、連接到所述輸出P-溝道MOSFET的柵極的漏極、以及連接到所述高電勢(shì)側(cè)信號(hào)線的源極; 所述第二切換元件(105)為并聯(lián)連接到所述第一 P-溝道MOSFET的第二 P-溝道MOSFET(105P);以及 所述第三切換元件(104)為第三P-溝道M0SFET( 104P),其具有經(jīng)由下拉電阻器(109P)被下拉的漏極以及連接到所述高電勢(shì)側(cè)信號(hào)線的源極。
      23.根據(jù)權(quán)利要求22所述的振鈴抑制電路,還包括 由二極管(129P)和電阻器(130P)形成的串聯(lián)電路,所述二極管(129P)在接地側(cè)具有陰極,所述電阻器(130P)的阻抗小于所述線間切換元件的所述下拉電阻的阻抗,所述串聯(lián)電路并聯(lián)連接到所述線間切換元件的所述下拉電阻器。
      24.根據(jù)權(quán)利要求22所述的振鈴抑制電路,還包括切斷元件(137),連接在所述輸出P-溝道MOSFET的所述柵極和所述第二 P-溝道MOSFET的所述漏極之間;以及 切斷元件控制器電路(33),用于控制所述切斷元件的開關(guān)狀態(tài), 其中所述切斷元件控制器電路(33)輸出待機(jī)信號(hào)到所述切斷元件的控制端子,從而將連接到所述傳輸線的通信節(jié)點(diǎn)的操作模式變?yōu)榇龣C(jī)狀態(tài),并且當(dāng)所述操作模式變?yōu)樗龃龣C(jī)模式時(shí)關(guān)閉所述切斷元件。
      25.根據(jù)權(quán)利要求22所述的振鈴抑制電路,還包括 切斷元件(137),連接在所述輸出P-溝道MOSFET的所述柵極和所述第二 P-溝道MOSFET的所述漏極之間;以及 切斷元件控制器電路(33A),用于控制所述切斷元件的開關(guān)狀態(tài), 其中所述切斷元件控制器電路(33A)檢測(cè)所述傳輸線的差分電壓電平,并當(dāng)所述差分電壓電平低于預(yù)定閾值電平時(shí)關(guān)閉所述切斷元件。
      26.根據(jù)權(quán)利要求22所述的振鈴抑制電路,還包括 由電容器(120P)和電阻器(119P)形成并且連接在該對(duì)信號(hào)線之間的串聯(lián)電路, 其中所述串聯(lián)電路中的所述電容器和所述電阻器之間的公共連接點(diǎn)連接到所述第一P-溝道MOSFET的柵極。
      27.根據(jù)權(quán)利要求26所述的振鈴抑制電路,還包括 二極管(121P),并聯(lián)連接到所述串聯(lián)電路的所述電阻器并且在所述串聯(lián)電路的所述公共連接點(diǎn)的一側(cè)上具有陽極。
      全文摘要
      一種由MOSFET(4,5,7)形成的線間切換元件設(shè)置在一對(duì)信號(hào)線(3P,3N)之間。當(dāng)差分信號(hào)的電平從高變?yōu)榈蜁r(shí),控制電路將FET(4,5,7)導(dǎo)通一固定時(shí)間段,從而通過當(dāng)差分信號(hào)的電平轉(zhuǎn)換時(shí)降低信號(hào)線(3P,3N)之間的阻抗,并且通過使得差分信號(hào)波形的失真的能量被FET(4,5,7)的導(dǎo)通電阻吸收,來抑制振鈴。
      文檔編號(hào)H04L25/12GK102790735SQ20121015302
      公開日2012年11月21日 申請(qǐng)日期2012年5月16日 優(yōu)先權(quán)日2011年5月16日
      發(fā)明者前田登, 北川昌宏, 小池智禮, 小畑洋幸, 岸上友久, 森寬之, 鈴木洋一朗 申請(qǐng)人:株式會(huì)社電裝
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