專利名稱：一種適用于片上網(wǎng)絡(luò)系統(tǒng)的鏈路層容錯電路設(shè)計的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于集成電路設(shè)計技術(shù)領(lǐng)域，具體涉及到一種適用于片上網(wǎng)絡(luò)系統(tǒng)的鏈路層容錯電路設(shè)計。
背景技術(shù)：
隨著半導(dǎo)體工藝的不斷發(fā)展和SoC(system-on-chip)技術(shù)的不斷完善，SoC中所包含的IP核數(shù)目不斷增加。基于共享總線互連機(jī)制的傳統(tǒng)SoC通信體系結(jié)構(gòu)將遇到無法逾越的障礙，主要表現(xiàn)在以下幾方面可擴(kuò)展性差、平均通信效率低、單一時鐘同步。因此，現(xiàn)有的SoC總線正在被NoC片上網(wǎng)絡(luò)結(jié)構(gòu)所取代。但是隨著特征尺寸的越來越小，工藝偏差及材料缺陷將變得越來越明顯，加上芯片使用年限，鏈路層的連線經(jīng)常出現(xiàn)不可恢復(fù)的永久性失效，從而導(dǎo)致整個芯片失效。處理這種問題的常用方法是容錯路由和冗余連線。容錯路由完全丟棄失效的鏈路，在其他路徑上重組路由數(shù)據(jù)包，這將不可避免地引起網(wǎng)絡(luò)擁塞以及增加包的延時。冗余連線方法簡單，但需要增加連線的數(shù)量。本設(shè)計提出了在·不增加冗余連線的情況下對數(shù)據(jù)包進(jìn)行重組，進(jìn)行分離傳輸，提高鏈路層的利用率。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種適用于片上網(wǎng)絡(luò)系統(tǒng)的鏈路層容錯電路，從而提高系統(tǒng)的可靠性。本發(fā)明提供的適用于片上網(wǎng)絡(luò)系統(tǒng)的鏈路層容錯電路，其基本框圖如圖2所示，每個節(jié)點分為東、西、南、北及本地共5個方向。東、西、南、北4個方向上，數(shù)據(jù)鏈路的主要部件包括數(shù)據(jù)鏈路接收端link_rx、輸入端buffer緩沖器、路由計算部件rc、仲裁器、數(shù)據(jù)鏈路發(fā)送端link_tx ;本地方向的數(shù)據(jù)鏈路包括數(shù)據(jù)鏈路接收端link_rx、本地節(jié)點接收lp_buf (localprocessor_buffer)緩沖器、路由計算部件rc、仲裁器、數(shù)據(jù)鏈路發(fā)送端link—tx o該系統(tǒng)的工作過程如下數(shù)據(jù)鏈路接收端link_rx接收鏈路的數(shù)據(jù)，存進(jìn)輸入端的buffer緩沖器,經(jīng)過路由計算部件rc計算,確定路由方向，在輸出端口各發(fā)送數(shù)據(jù)經(jīng)過仲裁器仲裁，依次經(jīng)mux選擇器輸出，通過鏈路發(fā)送端link_tx發(fā)送到鏈路中；若路由目的地為本地節(jié)點,則數(shù)據(jù)鏈路接收端Iink_rx接收鏈路的數(shù)據(jù)后，將此數(shù)據(jù)存入本地節(jié)點lp_buf 緩沖器中。本發(fā)明的鏈路層容錯電路設(shè)計,在輸入端及本地節(jié)點接收端引入了專門的buffer緩沖器，在鏈路兩端引入了發(fā)送和接收電路。即數(shù)據(jù)鏈路接收端link_rx，發(fā)送端link_tx，輸入端buffer緩沖器,本地節(jié)點lp_buf緩沖器。很多容錯設(shè)計在鏈路層數(shù)據(jù)連線出現(xiàn)永久性錯誤時將整個鏈路丟棄，將數(shù)據(jù)包進(jìn)行“繞道”，不可避免地引起其它鏈路的擁塞，而且可能會產(chǎn)生死鎖效應(yīng)。本發(fā)明的優(yōu)點是充分利用了系統(tǒng)鏈路中有效的數(shù)據(jù)連線，盡可能地提高系統(tǒng)鏈路的利用率。


圖I數(shù)據(jù)幀頭格式。圖2片上網(wǎng)絡(luò)系統(tǒng)的基本框圖。圖3接收端buffer緩沖器結(jié)構(gòu)圖。圖4本地節(jié)點接收端lp_buf緩沖器結(jié)構(gòu)圖。圖5接收端buffer緩沖器工作示意圖。
圖6本地節(jié)點接收端lp_buf工作示意圖。圖7鏈路發(fā)送端/接收端結(jié)構(gòu)圖。圖8鏈路發(fā)送端/接收端工作示意圖。
具體實施例方式數(shù)據(jù)幀頭格式如圖I所示，[31:26]位表示數(shù)據(jù)包的長度；[26:21]和[20:15]位分別表示目的節(jié)點和源節(jié)點的yx坐標(biāo)，其中高3位表示y坐標(biāo),低3位表示x坐標(biāo)；[14]位為O表示正常傳輸，數(shù)據(jù)幀寬度為32位，[14]位為I表示分離傳輸，數(shù)據(jù)包重組，數(shù)據(jù)幀寬度為28位。在使用芯片前先測試有沒有鏈路出現(xiàn)失效，若無失效的話則按照確定的xy路由算法對包進(jìn)行發(fā)送、接收，數(shù)據(jù)包先沿X方向傳輸，再沿I方向傳輸；若出現(xiàn)失效的話則將相應(yīng)鏈路失效的標(biāo)志寫入路由器相應(yīng)的標(biāo)志寄存器中，數(shù)據(jù)包傳輸?shù)酱耸ф溌非皩ΠM(jìn)行重組。接收端buffer緩沖器結(jié)構(gòu)如圖3所示，在數(shù)據(jù)寬度為32，單個鏈路失效連線數(shù)目小于4條的情況下，由深度為7字長為32的先入先出緩沖器FIF0、7個4位寬的D寄存器和I個2選I選擇器mux組成，寫入的32位數(shù)據(jù)除連接至FIFO外其低4位連接至第一個4位寬D寄存器，其寄存器輸出連接至第二個D寄存器，依此類推，7個4位寬D寄存器組成的28位寬數(shù)據(jù)與從FIFO讀出的32位寬數(shù)據(jù)在信號split_COunter的選擇下進(jìn)行輸出。接收數(shù)據(jù)時除了將數(shù)據(jù)緩沖進(jìn)FIFO外，數(shù)據(jù)的低4位送入DFF寄存器，7個DFF寄存器按照流水的方式將數(shù)據(jù)依次往前發(fā)送，如此7個DFF寄存器將前7個數(shù)據(jù)幀的低4位保存下來，形成新的數(shù)據(jù)幀。路由節(jié)點接收到數(shù)據(jù)幀頭后路由計算部件rc計算出下個鏈路出口，若相應(yīng)的鏈路失效標(biāo)志為1，則對數(shù)據(jù)包進(jìn)行重組，將數(shù)據(jù)幀的寬度由32位減成28位，7進(jìn)制計數(shù)器split_counter開始計數(shù),計數(shù)到7時將DFF保存的前7個數(shù)據(jù)巾貞的低4位組成的新的7X4=28位的數(shù)據(jù)幀添加到數(shù)據(jù)包中，工作示意圖如圖5所示。本地節(jié)點接收端緩沖器結(jié)構(gòu)如圖4所示，由深度為7字長為32的先入先出緩沖器FIFO、7個4位寬的D寄存器和8個2選I選擇器mux組成。寫入的32位數(shù)據(jù)除連接至FIFO外其高28位每4位為一組，每組連接至I個2選I選擇器mux輸入端，2選I選擇器的另外ー個輸入端連接前ー個D寄存器的輸出(除第一個2選I選擇器的另外ー個輸入端連接4比特O外)，而選擇器的輸出連接至后ー個D寄存器。在輸出端FIFO讀出的數(shù)據(jù)高28位直接輸出，而數(shù)據(jù)低4位與最后ー個D寄存器的輸出連接至2選I選擇器，在信號split_C0Uter的選擇下進(jìn)行輸出。工作情況是重組數(shù)據(jù)包工作的逆過程。有數(shù)據(jù)包到達(dá)時，檢測數(shù)據(jù)幀頭的第14比特，為O則正常接收，為I則表明此數(shù)據(jù)包已經(jīng)過重組，數(shù)據(jù)幀的寬度為28位，每8個數(shù)據(jù)幀中，前7個存入FIF0，第8個數(shù)據(jù)幀的各比特存入相應(yīng)的DFF寄存器中，然后依次將完整的數(shù)據(jù)幀讀出，工作示意圖如圖6所示。鏈路發(fā)送端和接收端結(jié)構(gòu)如圖7所示，鏈路發(fā)送端由2個2選I選擇器，2個3選I選擇器及26個4選I選擇器組成,發(fā)送數(shù)據(jù)w_data
直接連接至鏈路data_link
，w_data [I]和w_data[4]在控制信號t_sel_linkl的選擇下連接至鏈路data_link[l]，w_data[2]、w_data[4]和w_data[5]在控制信號t_sel_link2的選擇下連接至鏈路data_I ink [2], w_data[i] >w_data[i>7] >w_data[i>J ]和 w_data [i+J]在 t_sel_link/ 的選擇下連接至鏈路 data_link[i](其中 i>=3 且 i〈=28), w_data[29]、w_data[30]和 w_data[31]在 t_sel_link29 的選擇下連接至 data_link[29]，w_data[30]和 w_data[31]在 t_sel_link30的選擇下連接至data_link[30]，w_data[31]直接連接至data_link[31]。鏈路接收端的結(jié)構(gòu)較簡單，由28個4選Imux選擇器組成,接收端的低4位數(shù)據(jù)直接連接至鏈路低4位，接收端的其它位數(shù)據(jù)均通過4選I選擇器輸出，data_link[i-J]、data_link[i-^]、data_link[i-7]和data_link[i]連接至4選I選擇器(其中i>=4且i〈=31)，在信號r_sel_linki'的選擇下連接數(shù)據(jù)的第i比特位。通過配置相應(yīng)的mux選擇端信號,在鏈路失效時仍然可以將數(shù)據(jù)進(jìn)行傳輸，工作情況如圖8所示。在鏈路完全完好時，發(fā)送端和接收端的 sel控制信號為"0"，鏈路正常工作；在數(shù)據(jù)鏈路29號和31號線出現(xiàn)失效時，發(fā)送端和接收端的w_data[31]數(shù)據(jù)的sel控制信號為"01"，w_data[31]經(jīng)由鏈路31號線傳輸；發(fā)送端和接收端的w_data[30]數(shù)據(jù)的sel控制信號為"10〃，w_data[30]經(jīng)由鏈路28號線傳輸；數(shù)據(jù)w_data[29]到￥_(^七3[4]依此類推，數(shù)據(jù)幀寬度變?yōu)?8位。此容錯設(shè)計在smicl3_tt工藝下單個路由節(jié)點的面積約為28530個與非門，延時 約為2. 13ns，能夠較好地滿足系統(tǒng)要求。
權(quán)利要求
1.一種適用于片上網(wǎng)絡(luò)系統(tǒng)的鏈路層容錯電路，其特征在于節(jié)點分為東、西、南、北及本地共5個方向；在東、西、南、北4個方向上，數(shù)據(jù)鏈路部件包括數(shù)據(jù)鏈路接收端link_rx、輸入端buffer緩沖器、路由計算部件rc、仲裁器、數(shù)據(jù)鏈路發(fā)送端link_tx ;本地方向的數(shù)據(jù)鏈路包括數(shù)據(jù)鏈路接收端link_rx、本地節(jié)點接收lp_buf緩沖器、路由計算部件rc、仲裁器、數(shù)據(jù)鏈路發(fā)送端link_tx ；其中，對于東、西、南、北4個方向上，數(shù)據(jù)鏈路接收端Iink_rx接收鏈路的數(shù)據(jù)，存進(jìn)輸入端的buffer緩沖器,經(jīng)過路由計算部件rc計算,確定路由方向,在輸出端口各發(fā)送數(shù)據(jù)經(jīng)過仲裁器仲裁，依次經(jīng)mux選擇器輸出，通過鏈路發(fā)送端link_tx發(fā)送到鏈路中；若路由目的地為本地節(jié)點，數(shù)據(jù)鏈路接收端link_rx接收鏈路的數(shù)據(jù)后，將此數(shù)據(jù)存入本地節(jié)點lp_buf緩沖器中。
2.根據(jù)權(quán)利要求I所述的適用于片上網(wǎng)絡(luò)系統(tǒng)的鏈路層容錯電路，其特征在于所述接收端buffer緩沖器，由深度為7字長為32的先入先出緩沖器FIF0、7個4位寬的D寄存器和I個2選I選擇器mux組成；寫入的32位數(shù)據(jù)除連接至FIFO外，其低4位連接至第一個4位寬D寄存器，該寄存器輸出連接至第二個D寄存器，依此類推，7個4位寬的D寄存器組成的28位寬數(shù)據(jù)與從FIFO讀出的32位寬數(shù)據(jù)在信號split_Counter的選擇下進(jìn)行輸出；接收數(shù)據(jù)時除了將數(shù)據(jù)緩沖進(jìn)FIFO外，數(shù)據(jù)的低4位送入DFF寄存器，7個DFF寄存器按照流水的方式將數(shù)據(jù)依次往前發(fā)送，如此7個DFF寄存器將前7個數(shù)據(jù)幀的低4位保存下來，形成新的數(shù)據(jù)幀；路由節(jié)點接收到數(shù)據(jù)幀頭后路由計算部件rc計算出下個鏈路出口，若相應(yīng)的鏈路失效標(biāo)志為1，則對數(shù)據(jù)包進(jìn)行重組，將數(shù)據(jù)幀的寬度由32位減成28位，7進(jìn)制計數(shù)器split_counter開始計數(shù),計數(shù)到7時將DFF保存的前7個數(shù)據(jù)巾貞的低4位組成的新的7X4=28位的數(shù)據(jù)幀添加到數(shù)據(jù)包中。
3.根據(jù)權(quán)利要求I所述的適用于片上網(wǎng)絡(luò)系統(tǒng)的鏈路層容錯電路，其特征在于所述本地節(jié)點接收端緩沖器，由深度為7字長為32的先入先出緩沖器FIF0、7個4位寬的D寄存器和8個2選I選擇器mux組成；寫入的32位數(shù)據(jù)除連接至FIFO外，其高28位每4位為一組，每組連接至I個2選I選擇器mux輸入端，2選I選擇器的另外一個輸入端連接前一個D寄存器的輸出，除第一個2選I選擇器的另外一個輸入端連接4比特0外；而選該擇器的輸出連接至后一個D寄存器；在輸出端FIFO讀出的數(shù)據(jù)高28位直接輸出，而數(shù)據(jù)低4位與最后一個D寄存器的輸出連接至2選I選擇器,在信號split_couter的選擇下進(jìn)行輸出；工作狀況，有數(shù)據(jù)包到達(dá)時，檢測數(shù)據(jù)幀頭的第14比特，為0則正常接收，為I則表明此數(shù)據(jù)包已經(jīng)過重組,數(shù)據(jù)幀的寬度為28位，每8個數(shù)據(jù)幀中，前7個存入FIFO，第8個數(shù)據(jù)幀的各比特存入相應(yīng)的DFF寄存器中，然后依次將完整的數(shù)據(jù)幀讀出。
4.根據(jù)權(quán)利要求I所述的適用于片上網(wǎng)絡(luò)系統(tǒng)的鏈路層容錯電路，其特征在于所述鏈路發(fā)送端和接收端結(jié)構(gòu)如下 鏈路發(fā)送端由2個2選I選擇器，2個3選I選擇器及26個4選I選擇器組成；發(fā)送數(shù)據(jù)w_data
直接連接至鏈路data_link
，w_data[l]和￥_(^七&[4]在控制信號t_sel_linkl 的選擇下連接至鏈路 data_link[l], w_data[2] > w_data[4]和 w_data[5]在控制信號 t_sel_link2 的選擇下連接至鏈路 data_link[2]，w_data[i]、w_data[i>7] > w_data[i +2~]和 w_data[i+J]在 t_sel_link/ 的選擇下連接至鏈路 data_link[i],其中 i>=3且i〈=28, w_data[29] >w_data[30]和￥_(^七8[31]在 t_sel_link29 的選擇下連接至 data_link[29], w_data[30]和w_data[31]在 t_sel_link30 的選擇下連接至data_link[30], w_data[31]直接連接至 data_link[31]； 鏈路接收端由28個4選Imux選擇器組成，接收端的低4位數(shù)據(jù)直接連接至鏈路低4位,接收端的其它位數(shù)據(jù)均通過4選I選擇器輸出，data_link[i-J]、data_link[i-之]、data_link[i-7]和 data_link[i]連接至 4 選 I 選擇器,其中 i>=4 且 i〈=31,在信號 r_sel_Iinki-的選擇下連接數(shù)據(jù)的第i比特位；通過配置相應(yīng)的mux選擇端信號，在鏈路失效時仍然可以將數(shù)據(jù)進(jìn)行傳輸；工作情況下，在鏈路完全完好時，發(fā)送端和接收端的sel控制信號為"O"，鏈路正常工作；在數(shù)據(jù)鏈路29號和31號線出現(xiàn)失效時，發(fā)送端和接收端的w_data[31]數(shù)據(jù)的sel控制信號為〃01〃，w_data[31]經(jīng)由鏈路31號線傳輸；發(fā)送端和接收 端的w_data[30]數(shù)據(jù)的sel控制信號為〃10〃，w_data[30]經(jīng)由鏈路28號線傳輸；數(shù)據(jù)界_data[29]到[data[4]依此類推，數(shù)據(jù)幀寬度變?yōu)?8位。
全文摘要
本發(fā)明屬于集成電路設(shè)計技術(shù)領(lǐng)域，具體為一種適用于片上網(wǎng)絡(luò)系統(tǒng)的鏈路層容錯電路設(shè)計。該片上網(wǎng)絡(luò)采用mesh拓?fù)浣Y(jié)構(gòu)，簡單有效；路由算法采用XY固定路由算法，從而有效避免死鎖的發(fā)生；流控采用蟲孔方法，可以有效降低包的延遲時間。每個節(jié)點有東、西、南、北、本地5個方向，由數(shù)據(jù)鏈路接收端link_rx、輸入buffer緩沖器、路由計算部件、仲裁器、交叉開關(guān)、數(shù)據(jù)鏈路發(fā)送端link_tx及本地節(jié)點接收lp_buf緩沖器組成。在不增加冗余連線的情況下，通過重組包/恢復(fù)包的方法進(jìn)行低延遲的分離傳輸。通過這種方式可以提高片上網(wǎng)絡(luò)系統(tǒng)的可靠性，提高鏈路層的利用率。本發(fā)明能夠較好地應(yīng)用于片上網(wǎng)絡(luò)系統(tǒng)。
文檔編號H04L12/56GK102724115SQ201210179489
公開日2012年10月10日 申請日期2012年6月4日 優(yōu)先權(quán)日2012年6月4日
發(fā)明者房達(dá)斌, 曾曉洋, 李輝楷, 韓軍 申請人:復(fù)旦大學(xué)