一種利用單片sram實(shí)現(xiàn)視頻數(shù)據(jù)同步實(shí)時(shí)處理的系統(tǒng)的制作方法
【專利摘要】本發(fā)明提出一種利用單片SRAM實(shí)現(xiàn)視頻數(shù)據(jù)同步實(shí)時(shí)處理的系統(tǒng)。包括數(shù)據(jù)模塊、數(shù)據(jù)延遲模塊、第一時(shí)鐘轉(zhuǎn)換模塊、數(shù)據(jù)存取模塊和第二時(shí)鐘轉(zhuǎn)換模塊；數(shù)據(jù)模塊同時(shí)與數(shù)據(jù)延遲模塊和第一時(shí)鐘轉(zhuǎn)換模塊相連，第一時(shí)鐘轉(zhuǎn)換模塊、數(shù)據(jù)存取模塊和第二時(shí)鐘轉(zhuǎn)換模塊依次相連。本發(fā)明可以節(jié)省FPGA上的片外資源，并實(shí)現(xiàn)視頻的實(shí)時(shí)處理。
【專利說(shuō)明】—種利用單片SRAM實(shí)現(xiàn)視頻數(shù)據(jù)同步實(shí)時(shí)處理的系統(tǒng)
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于圖像處理的【技術(shù)領(lǐng)域】，具體涉及一種利用單片SRAM實(shí)現(xiàn)視頻數(shù)據(jù)同步實(shí)時(shí)處理的系統(tǒng)。
【背景技術(shù)】
[0002]目標(biāo)搜索跟蹤系統(tǒng)中，由CCD采集目標(biāo)視頻，對(duì)視頻進(jìn)行圖像處理，提取到目標(biāo)。圖像處理是整個(gè)跟蹤系統(tǒng)中最重要的部分，能否實(shí)時(shí)高效的處理好視頻圖像是整個(gè)跟蹤系統(tǒng)能否實(shí)用的關(guān)鍵。近年來(lái)，對(duì)目標(biāo)跟蹤系統(tǒng)的研究越來(lái)越多，為提高目標(biāo)跟蹤系統(tǒng)的實(shí)時(shí)性，算法的硬件化成為了一種主流的方式。而一般的圖像數(shù)據(jù)都很大，單純的使用FPGA的內(nèi)部資源是遠(yuǎn)遠(yuǎn)不夠的，而SRAM擁有較大的存儲(chǔ)空間。2007年，康艷霞等人提出了用兩片SRAM實(shí)現(xiàn)數(shù)據(jù)的乒乓緩存設(shè)計(jì)(康艷霞，劍中.實(shí)時(shí)視頻處理系統(tǒng)中乒乓緩存的設(shè)計(jì).彈箭與制導(dǎo)學(xué)報(bào).2007.27 (4): 218-221)，用兩片SRAM完成乒乓緩存，雖然實(shí)現(xiàn)起來(lái)簡(jiǎn)單，并且實(shí)時(shí)性也很好，但是卻造成了片外資源的浪費(fèi)。

【發(fā)明內(nèi)容】

[0003]本發(fā)明提供一種利用單片SRAM實(shí)現(xiàn)視頻數(shù)據(jù)同步實(shí)時(shí)處理的系統(tǒng)，可以節(jié)省FPGA上的片外資源，并實(shí)現(xiàn)視頻的實(shí)時(shí)處理。
[0004]為了解決上述技術(shù)問(wèn)題，本發(fā)明提供一種利用單片SRAM實(shí)現(xiàn)視頻數(shù)據(jù)同步實(shí)時(shí)處理的系統(tǒng)，包括數(shù)據(jù)模塊、數(shù)據(jù)延遲模塊、第一時(shí)鐘轉(zhuǎn)換模塊、數(shù)據(jù)存取模塊和第二時(shí)鐘轉(zhuǎn)換模塊；數(shù)據(jù)模塊同時(shí)與數(shù)據(jù)延遲模塊和第一時(shí)鐘轉(zhuǎn)換模塊相連，第一時(shí)鐘轉(zhuǎn)換模塊、數(shù)據(jù)存取模塊和第二時(shí)鐘轉(zhuǎn)換模塊依次相連；所述數(shù)據(jù)模塊利用AD芯片將CCD采集的模擬圖像數(shù)據(jù)轉(zhuǎn)化為數(shù)字圖像數(shù)據(jù)；所述數(shù)據(jù)延遲模塊利用同步fifo完成當(dāng)前幀圖像數(shù)據(jù)的延遲，使當(dāng)前幀圖像與前一幀圖像保持同步；所述第一時(shí)鐘轉(zhuǎn)換模塊利用異步fifo將低頻率圖像數(shù)據(jù)轉(zhuǎn)換為高頻率圖像數(shù)據(jù)，完成時(shí)鐘轉(zhuǎn)換；所述數(shù)據(jù)存取模塊利用單片SRAM實(shí)現(xiàn)圖像數(shù)據(jù)的存取，其中，SRAM分為兩個(gè)存儲(chǔ)區(qū)，即第一存儲(chǔ)區(qū)和第二存儲(chǔ)區(qū)，第一存儲(chǔ)區(qū)存儲(chǔ)奇數(shù)幀的圖像數(shù)據(jù)，第二存儲(chǔ)區(qū)存儲(chǔ)偶數(shù)幀的圖像數(shù)據(jù)；所述第二時(shí)鐘轉(zhuǎn)換模塊利用異步fifo將高頻率圖像數(shù)據(jù)轉(zhuǎn)換為低頻率圖像數(shù)據(jù)，完成時(shí)鐘轉(zhuǎn)換。
[0005]本發(fā)明與現(xiàn)有技術(shù)相比，其顯著優(yōu)點(diǎn)在于，(I)本發(fā)明運(yùn)用FPGA實(shí)現(xiàn)數(shù)據(jù)的采集和處理能夠有效的提高運(yùn)算速度可實(shí)現(xiàn)圖像數(shù)據(jù)的實(shí)時(shí)處理；(2)本發(fā)明采用一片SRAM完成圖像數(shù)據(jù)的乒乓操作，有效的節(jié)省了 FPGA處理板上的片外資源，為后續(xù)算法的實(shí)現(xiàn)提供了更多的資源，可用FPGA實(shí)現(xiàn)更復(fù)雜的算法。
【專利附圖】

【附圖說(shuō)明】
[0006]圖1是本發(fā)明一種實(shí)施本發(fā)明的FPGA處理系統(tǒng)。
[0007]圖2是本發(fā)明一種利用單片SRAM實(shí)現(xiàn)視頻數(shù)據(jù)同步實(shí)時(shí)處理的系統(tǒng)框圖?！揪唧w實(shí)施方式】
[0008]如圖2所示，一種利用單片SRAM實(shí)現(xiàn)視頻數(shù)據(jù)同步實(shí)時(shí)處理的系統(tǒng)，包括數(shù)據(jù)模塊、數(shù)據(jù)延遲模塊、第一時(shí)鐘轉(zhuǎn)換模塊、數(shù)據(jù)存取模塊和第二時(shí)鐘轉(zhuǎn)換模塊；數(shù)據(jù)模塊同時(shí)與數(shù)據(jù)延遲模塊和第一時(shí)鐘轉(zhuǎn)換模塊相連，第一時(shí)鐘轉(zhuǎn)換模塊、數(shù)據(jù)存取模塊和第二時(shí)鐘轉(zhuǎn)換模塊依次相連；
[0009]所述數(shù)據(jù)模塊利用AD芯片將CCD采集的模擬圖像數(shù)據(jù)轉(zhuǎn)化為數(shù)字圖像數(shù)據(jù)；
[0010]所述數(shù)據(jù)延遲模塊利用同步fifo完成當(dāng)前幀圖像數(shù)據(jù)的延遲，使當(dāng)前幀圖像與前一幀圖像保持同步；
[0011]所述第一時(shí)鐘轉(zhuǎn)換模塊利用異步fifo將低頻率圖像數(shù)據(jù)轉(zhuǎn)換為高頻率圖像數(shù)據(jù)，完成時(shí)鐘轉(zhuǎn)換；
[0012]所述數(shù)據(jù)存取模塊利用單片SRAM實(shí)現(xiàn)圖像數(shù)據(jù)的存取，其中，根據(jù)SRAM的地址，可以將SRAM分為兩個(gè)存儲(chǔ)區(qū)，即第一存儲(chǔ)區(qū)和第二存儲(chǔ)區(qū)，第一存儲(chǔ)區(qū)存儲(chǔ)奇數(shù)幀的圖像數(shù)據(jù)，第二存儲(chǔ)區(qū)存儲(chǔ)偶數(shù)幀的圖像數(shù)據(jù)；
[0013]所述第二時(shí)鐘轉(zhuǎn)換模塊利用異步fifo將高頻率圖像數(shù)據(jù)轉(zhuǎn)換為低頻率圖像數(shù)據(jù)，完成時(shí)鐘轉(zhuǎn)換。
[0014]本發(fā)明工作過(guò)程為:數(shù)據(jù)模塊從CCD相機(jī)中獲取模擬圖像數(shù)據(jù)，然后將模擬圖像轉(zhuǎn)換為數(shù)字圖像數(shù)據(jù)后將數(shù)字圖像當(dāng)前幀的數(shù)據(jù)同時(shí)輸入到數(shù)據(jù)延遲模塊和第一時(shí)鐘轉(zhuǎn)換模塊；數(shù)據(jù)延遲模塊接收到當(dāng)前幀數(shù)據(jù)后進(jìn)行延遲處理，輸出后供后端處理；第一時(shí)鐘轉(zhuǎn)換模塊收到當(dāng)前幀數(shù)據(jù)后進(jìn)行時(shí)鐘轉(zhuǎn)換，將低頻率圖像數(shù)據(jù)轉(zhuǎn)換為高頻率圖像數(shù)據(jù)，并將數(shù)據(jù)發(fā)送給數(shù)據(jù)存取模塊；數(shù)據(jù)存取模塊接收到當(dāng)前幀數(shù)據(jù)后將數(shù)據(jù)存儲(chǔ)到SRAM中進(jìn)行乒乓操作，并將前一幀圖像的數(shù)據(jù)發(fā)送到第二時(shí)鐘轉(zhuǎn)換模塊；第二時(shí)鐘轉(zhuǎn)換模塊收前一幀圖像的數(shù)據(jù)后進(jìn)行時(shí)鐘轉(zhuǎn)換，將高頻率圖像數(shù)據(jù)轉(zhuǎn)換為低頻率圖像數(shù)據(jù)后輸出前一幀圖像的數(shù)據(jù)；數(shù)據(jù)延遲模塊輸出的當(dāng)前幀圖像數(shù)據(jù)與第二時(shí)鐘模塊輸出的前一幀圖像的數(shù)據(jù)共同構(gòu)成圖像序列的前后兩幀圖像。
[0015]本發(fā)明工作過(guò)程中，在向SRAM寫入當(dāng)前幀數(shù)時(shí)，當(dāng)前幀若為奇數(shù)幀圖像，則將當(dāng)前幀圖像數(shù)據(jù)按行寫入到第一存儲(chǔ)區(qū)，在寫入過(guò)程中寫完一行后就按行讀取存儲(chǔ)在第二存儲(chǔ)區(qū)中的前一幀圖像數(shù)；當(dāng)前幀若為偶數(shù)幀圖像，則將當(dāng)前幀圖像數(shù)據(jù)按行寫入到第二存儲(chǔ)區(qū)，在寫入過(guò)程中寫完一行之后就按行讀取存儲(chǔ)在第一存儲(chǔ)區(qū)中的前一幀圖像數(shù)據(jù)；如此循環(huán)操作，最后將當(dāng)前幀圖像數(shù)據(jù)寫入SRAM中，并將前一幀圖像數(shù)據(jù)從SRAM中讀出。
[0016]實(shí)施例
[0017]本實(shí)施例處理系統(tǒng)如圖1所示，以FPGA為主處理芯片，包括一個(gè)視頻接口，一片SRAM和一個(gè)CCD ;CCD與FPGA處理板相連接；FPGA處理板的主芯片為Virtex5FX30T ；SRAM選用的芯片為IS61WV102416BLL，含有20個(gè)地址位以及16個(gè)數(shù)據(jù)位，以地址400000為分界線，分為兩部分，即第一存儲(chǔ)區(qū)和第二存儲(chǔ)區(qū)；算法使用Verilog語(yǔ)言描述，程序編寫和仿真在ISE13.1上完成。實(shí)施過(guò)程如下:
[0018]第一步:首先分別給CXD和FPGA處理板上電，將CXD采集到的視頻數(shù)據(jù)通過(guò)視頻接口輸入到FPGA處理板中，然后經(jīng)過(guò)FPGA控制數(shù)據(jù)模塊中的AD轉(zhuǎn)換芯片完成模擬數(shù)據(jù)到數(shù)字?jǐn)?shù)據(jù)的轉(zhuǎn)換，其中每幀圖像的大小為640*480。
[0019]第二步:在第一時(shí)鐘轉(zhuǎn)換模塊中，將帶有行場(chǎng)信號(hào)的圖像數(shù)據(jù)輸入到第一個(gè)異步fifo中，完成數(shù)據(jù)的轉(zhuǎn)換，其中寫入時(shí)鐘為27Mhz，讀時(shí)鐘為108Mhz。當(dāng)場(chǎng)信號(hào)由O變?yōu)镮時(shí)，即當(dāng)場(chǎng)信號(hào)到來(lái)的時(shí)候進(jìn)入數(shù)據(jù)等待狀態(tài)，并將choose (奇偶信號(hào))信號(hào)加1，其中choose信號(hào)位寬為I位，每次加I后則在O和I之間變化，利用此變化進(jìn)行奇偶幀的選擇。等到行信號(hào)到來(lái)的時(shí)候?qū)⒌谝粋€(gè)異步fifo的寫使能信號(hào)置為1，因當(dāng)前時(shí)鐘下無(wú)法寫入數(shù)據(jù)的，故將數(shù)據(jù)輸入到一個(gè)D觸發(fā)器當(dāng)中，然后再輸入到fifo中，以此確保數(shù)據(jù)不會(huì)缺失。而當(dāng)行信號(hào)的下降沿到來(lái)的時(shí)候?qū)懯鼓苤脼镺 ;
[0020]數(shù)據(jù)讀出第一個(gè)異步fifo時(shí)，由于讀時(shí)鐘的速度要大于寫時(shí)鐘的速度，如果邊寫邊讀，則很快就能將數(shù)據(jù)讀空。所以鑒于C⑶產(chǎn)生的圖像數(shù)據(jù)的行消隱有160個(gè)時(shí)鐘，一行有640個(gè)數(shù)據(jù)，可以在行消隱時(shí)間段內(nèi)將數(shù)據(jù)讀完。但一般為了確保能將一行數(shù)據(jù)完全讀出，奔實(shí)施例當(dāng)寫計(jì)數(shù)信號(hào)為560，即當(dāng)?shù)谝粋€(gè)異步fifo寫入560個(gè)數(shù)據(jù)時(shí)，將讀使能信號(hào)置為1，開(kāi)始讀取第一個(gè)異步fifo中的數(shù)據(jù)，當(dāng)將第一個(gè)異步fifo中的數(shù)據(jù)讀空時(shí)，即讀計(jì)數(shù)為O時(shí)，將讀使能信號(hào)置為0，停止讀數(shù)據(jù)；
[0021]當(dāng)場(chǎng)信號(hào)的下降沿到來(lái)的時(shí)候，說(shuō)明一幀圖像已經(jīng)結(jié)束，并進(jìn)入數(shù)據(jù)等待狀態(tài)，等待場(chǎng)信號(hào)的到來(lái)，循環(huán)的執(zhí)行，完成數(shù)據(jù)時(shí)鐘的轉(zhuǎn)換。
[0022]第三步:數(shù)據(jù)存取模塊中，當(dāng)場(chǎng)信號(hào)上升沿到來(lái)時(shí)，若choose為0，則從SRAM中地址400000開(kāi)始寫入數(shù)據(jù)，從地址O開(kāi)始讀取數(shù)據(jù)，當(dāng)行信號(hào)上升沿到來(lái)的時(shí)候?qū)RAM的寫使能信號(hào)置0，地址從400000開(kāi)始不斷的加1，當(dāng)加完一行數(shù)據(jù)時(shí)，把寫使能信號(hào)置I。當(dāng)行信號(hào)的下降沿到來(lái)的時(shí)，將寫使能信號(hào)置1，將讀使能信號(hào)置0，停止寫數(shù)據(jù)，從地址O開(kāi)始讀數(shù)據(jù)，然后地址不斷加1，當(dāng)一行讀完的時(shí)候?qū)⒆x使能信號(hào)置1，直到下一個(gè)上升沿來(lái)臨的時(shí)候再開(kāi)始讀寫操作。這樣不斷循環(huán)，直到寫地址到707199，讀地址到307199，即完成一幀圖像的數(shù)據(jù)的讀寫的時(shí)候停止；
[0023]當(dāng)場(chǎng)信號(hào)上升沿到來(lái)時(shí)，若choose為1，則將從地址O開(kāi)始寫入數(shù)據(jù)，從地址400000開(kāi)始讀取數(shù)據(jù)，當(dāng)行信號(hào)上升沿到來(lái)的時(shí)候?qū)RAM的寫使能信號(hào)置0，地址從O開(kāi)始不斷的加1，當(dāng)加完一行數(shù)據(jù)時(shí)，把寫使能信號(hào)置I。當(dāng)行信號(hào)的下降沿到來(lái)的時(shí)候?qū)懯鼓苄盘?hào)置I，將讀使能信號(hào)置0，停止寫數(shù)據(jù)，從地址400000開(kāi)始讀數(shù)據(jù)，然后地址不斷加1，當(dāng)一行讀完的時(shí)候?qū)⒆x使能信號(hào)置1，直到下一個(gè)上升沿來(lái)臨的時(shí)候再開(kāi)始讀寫操作。這樣不斷循環(huán)，直到當(dāng)寫地址到307199，讀地址到707199，即完成一幀圖像的數(shù)據(jù)的讀寫的時(shí)候停止。
[0024]第四步:第二時(shí)鐘轉(zhuǎn)換模塊中，類似于第二步的操作，將SRAM中讀出的數(shù)據(jù)輸入到第二個(gè)異步fifo中，其中寫時(shí)鐘為108Mhz，讀時(shí)鐘為27Mhz，由于寫入的速度要大于讀的速度，故直接將讀使能信號(hào)置為1，直到將fifo中的數(shù)據(jù)讀空的時(shí)候再將讀使能信號(hào)置為O0
[0025]最后，根據(jù)第四步輸出的數(shù)據(jù)與第一步輸出的數(shù)據(jù)做對(duì)比，經(jīng)過(guò)調(diào)試觀察第四步輸出的數(shù)據(jù)延遲時(shí)鐘的個(gè)數(shù)，然后相應(yīng)地在數(shù)據(jù)模塊連接一個(gè)數(shù)據(jù)延遲模塊，使數(shù)據(jù)延遲模塊輸出前幀圖像數(shù)據(jù)與第四步輸出前一幀圖像數(shù)據(jù)保持同步。最終數(shù)據(jù)延遲模塊輸出前幀圖像數(shù)據(jù)與第四步輸出前一幀圖像數(shù)據(jù)保持同步構(gòu)成視頻流的前后兩幀圖像。
[0026]實(shí)施本實(shí)施例時(shí)，F(xiàn)PGA資源占FPGA可用用情況如表I所示。
[0027]表I本實(shí)施例硬件平臺(tái)FPGA資源消耗情況
[0028]
【權(quán)利要求】
1.一種利用單片SRAM實(shí)現(xiàn)視頻數(shù)據(jù)同步實(shí)時(shí)處理的系統(tǒng)，其特征在于，包括數(shù)據(jù)模塊、數(shù)據(jù)延遲模塊、第一時(shí)鐘轉(zhuǎn)換模塊、數(shù)據(jù)存取模塊和第二時(shí)鐘轉(zhuǎn)換模塊；數(shù)據(jù)模塊同時(shí)與數(shù)據(jù)延遲模塊和第一時(shí)鐘轉(zhuǎn)換模塊相連，第一時(shí)鐘轉(zhuǎn)換模塊、數(shù)據(jù)存取模塊和第二時(shí)鐘轉(zhuǎn)換模塊依次相連； 所述數(shù)據(jù)模塊利用AD芯片將CCD采集的模擬圖像數(shù)據(jù)轉(zhuǎn)化為數(shù)字圖像數(shù)據(jù)； 所述數(shù)據(jù)延遲模塊利用同步fifo完成當(dāng)前幀圖像數(shù)據(jù)的延遲，使當(dāng)前幀圖像與前一幀圖像保持同步； 所述第一時(shí)鐘轉(zhuǎn)換模塊利用異步fifo將低頻率圖像數(shù)據(jù)轉(zhuǎn)換為高頻率圖像數(shù)據(jù)，完成時(shí)鐘轉(zhuǎn)換； 所述數(shù)據(jù)存取模塊利用單片SRAM實(shí)現(xiàn)圖像數(shù)據(jù)的存取，其中，SRAM分為兩個(gè)存儲(chǔ)區(qū)，即第一存儲(chǔ)區(qū)和第二存儲(chǔ)區(qū)，第一存儲(chǔ)區(qū)存儲(chǔ)奇數(shù)幀的圖像數(shù)據(jù)，第二存儲(chǔ)區(qū)存儲(chǔ)偶數(shù)幀的圖像數(shù)據(jù)； 所述第二時(shí)鐘轉(zhuǎn)換模塊利用異步fifo將高頻率圖像數(shù)據(jù)轉(zhuǎn)換為低頻率圖像數(shù)據(jù)，完成時(shí)鐘轉(zhuǎn)換。
2.如權(quán)利要求1所述的利用單片SRAM實(shí)現(xiàn)視頻數(shù)據(jù)同步實(shí)時(shí)處理的系統(tǒng)，其特征在于，數(shù)據(jù)模塊從CCD相機(jī)中獲取模擬圖像數(shù)據(jù)，然后將模擬圖像轉(zhuǎn)換為數(shù)字圖像數(shù)據(jù)后將數(shù)字圖像當(dāng)前幀的數(shù)據(jù)同時(shí)輸入到數(shù)據(jù)延遲模塊和第一時(shí)鐘轉(zhuǎn)換模塊；數(shù)據(jù)延遲模塊接收到當(dāng)前幀數(shù)據(jù)后進(jìn)行延遲處理，輸出后供后端處理；第一時(shí)鐘轉(zhuǎn)換模塊收到當(dāng)前幀數(shù)據(jù)后進(jìn)行時(shí)鐘轉(zhuǎn)換，將低頻率圖像數(shù)據(jù)轉(zhuǎn)換為高頻率圖像數(shù)據(jù)，并將數(shù)據(jù)發(fā)送給數(shù)據(jù)存取模塊；數(shù)據(jù)存取模塊接收到當(dāng)前幀數(shù)據(jù)后將數(shù)據(jù)存儲(chǔ)到SRAM中進(jìn)行乒乓操作，并將前一幀圖像的數(shù)據(jù)發(fā)送到第二時(shí)鐘轉(zhuǎn)換模塊；第二時(shí)鐘轉(zhuǎn)換模塊收前一幀圖像的數(shù)據(jù)后進(jìn)行時(shí)鐘轉(zhuǎn)換，將高頻率圖像數(shù)據(jù)轉(zhuǎn)換為低頻率圖像數(shù)據(jù)后輸出前一幀圖像的數(shù)據(jù)；數(shù)據(jù)延遲模塊輸出的當(dāng)前幀圖像數(shù)據(jù)與第二時(shí)鐘模塊輸出的前一幀圖像的數(shù)據(jù)共同構(gòu)成圖像序列的前后兩幀圖像。
3.如權(quán)利要求1所述的利用單片SRAM實(shí)現(xiàn)視頻數(shù)據(jù)同步實(shí)時(shí)處理的系統(tǒng)，其特征在于，在向SRAM寫入當(dāng)前幀數(shù)時(shí)，當(dāng)前幀若為奇數(shù)幀圖像，則將當(dāng)前幀圖像數(shù)據(jù)按行寫入到第一存儲(chǔ)區(qū)，在寫入過(guò)程中寫完一行后就按行讀取存儲(chǔ)在第二存儲(chǔ)區(qū)中的前一幀圖像數(shù)；當(dāng)前幀若為偶數(shù)幀圖像，則將當(dāng)前幀圖像數(shù)據(jù)按行寫入到第二存儲(chǔ)區(qū)，在寫入過(guò)程中寫完一行之后就按行讀取存儲(chǔ)在第一存儲(chǔ)區(qū)中的前一幀圖像數(shù)據(jù)；如此循環(huán)操作，最后將當(dāng)前幀圖像數(shù)據(jù)寫入SRAM中，并將前一幀圖像數(shù)據(jù)從SRAM中讀出。
【文檔編號(hào)】H04N5/232GK103685961SQ201310723459
【公開(kāi)日】2014年3月26日 申請(qǐng)日期:2013年12月24日 優(yōu)先權(quán)日:2013年12月24日
【發(fā)明者】任侃, 劉恒建, 韓魯, 劉琳, 陸愷立, 顧國(guó)華, 錢惟賢 申請(qǐng)人:南京理工大學(xué)