一種數(shù)據(jù)傳輸平臺(tái)的制作方法
【專利摘要】本發(fā)明提供了一種數(shù)據(jù)傳輸平臺(tái)，包括音視頻解碼芯片、FPGA芯片和高速接口芯片，所述FPGA芯片分別與所述音視頻解碼芯片和所述高速接口芯片通信；其中，所述音視頻解碼芯片，用于接收音視頻數(shù)據(jù)源，并將所述音視頻數(shù)據(jù)源由模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)，還用于將轉(zhuǎn)換成的數(shù)字信號(hào)以預(yù)定協(xié)議規(guī)范的格式輸出；所述FPGA芯片，用于采集并處理由所述音視頻解碼芯片傳輸?shù)臄?shù)字信號(hào)；所述高速接口芯片，用于接收由所述FPGA芯片傳輸?shù)降男盘?hào)，并將接收到的信號(hào)轉(zhuǎn)換成能夠被顯示終端識(shí)別的信號(hào)。通過本發(fā)明實(shí)施例提供的數(shù)據(jù)傳輸平臺(tái)上的各個(gè)芯片保證了高速信號(hào)在傳輸過程中的信號(hào)的完整性以及采集信號(hào)的準(zhǔn)確性，保證了高速信號(hào)的正確傳輸。
【專利說明】一種數(shù)據(jù)傳輸平臺(tái)
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及數(shù)據(jù)傳輸【技術(shù)領(lǐng)域】，特別涉及一種數(shù)據(jù)傳輸平臺(tái)。
【背景技術(shù)】
[0002]在數(shù)據(jù)傳輸【技術(shù)領(lǐng)域】，為了能夠準(zhǔn)確地傳輸數(shù)據(jù)，現(xiàn)有技術(shù)中存在多種數(shù)據(jù)傳輸平臺(tái)。這些數(shù)據(jù)傳輸平臺(tái)能夠滿足視頻格式為低格式的數(shù)據(jù)傳輸。
[0003]由于高速信號(hào)速率塊，容易出現(xiàn)信號(hào)數(shù)據(jù)與信號(hào)時(shí)鐘的移位，而現(xiàn)有技術(shù)中的數(shù)據(jù)傳輸平臺(tái)的結(jié)構(gòu)設(shè)計(jì)中沒有考慮到信號(hào)的串?dāng)_、反射等因素，當(dāng)采用現(xiàn)有技術(shù)中通用的數(shù)據(jù)傳輸平臺(tái)來傳輸視頻格式為高格式的數(shù)據(jù)源時(shí)，在高速接口采集數(shù)據(jù)過程中，經(jīng)常會(huì)在接收前端數(shù)據(jù)時(shí)出現(xiàn)誤碼或者是在接收之前時(shí)鐘信號(hào)就很差，從而導(dǎo)致接口采集的信號(hào)誤碼率高，進(jìn)一步導(dǎo)致數(shù)據(jù)傳輸失敗。

【發(fā)明內(nèi)容】

[0004]有鑒于此，為了解決視頻格式為高格式的數(shù)據(jù)源在數(shù)據(jù)傳輸過程中信號(hào)采集誤碼率高的問題，本發(fā)明提供了 一種數(shù)據(jù)傳輸平臺(tái)，以保證高格式的數(shù)據(jù)的穩(wěn)定正確地傳輸。
[0005]為了解決上述技術(shù)問題，本發(fā)明采用了如下技術(shù)方案:
[0006]一種數(shù)據(jù)傳輸平臺(tái)，包括音視頻解碼芯片、FPGA芯片和高速接口芯片，所述FPGA芯片分別與所述音視頻解碼芯片和所述高速接口芯片通信；
[0007]其中，所述音視頻解碼芯片，用于接收音視頻數(shù)據(jù)源，并將所述音視頻數(shù)據(jù)源由模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)，還用于將轉(zhuǎn)換成的數(shù)字信號(hào)以預(yù)定協(xié)議規(guī)范的格式輸出；
[0008]所述FPGA芯片，用于采集并處理由所述音視頻解碼芯片傳輸?shù)臄?shù)字信號(hào)；
[0009]所述高速接口芯片，用于接收由所述FPGA芯片傳輸?shù)降男盘?hào)，并將接收到的信號(hào)轉(zhuǎn)換成能夠被顯示終端識(shí)別的信號(hào)。
[0010]優(yōu)選的，由音視頻解碼芯片向FPGA芯片傳輸數(shù)據(jù)信號(hào)的方式為并行。
[0011]優(yōu)選的，所述音視頻解碼芯片上設(shè)置有輸出接口，所述輸出接口電平采用TTL電平標(biāo)準(zhǔn)。
[0012]優(yōu)選的，所述FPGA芯片上設(shè)置有輸入接口，所述FPGA芯片上的輸入接口配置與所述音視頻解碼芯片上的輸出接口相同的電壓標(biāo)準(zhǔn)。
[0013]優(yōu)選的，所述FPGA芯片上設(shè)置有與所述音視頻解碼芯片連接的輸入接口，由音視頻解碼芯片引出的源時(shí)鐘走線和數(shù)據(jù)走線到所述FPGA芯片上的輸入接口的距離相等。
[0014]優(yōu)選的，所述音視頻解碼芯片上設(shè)置有輸出接口，所述FPGA芯片上設(shè)置有與所述音視頻解碼芯片連接的輸入接口，所述音視頻解碼芯片上的輸出接口和所述FPGA芯片上的輸入接口的連接線路上設(shè)置有電阻。
[0015]優(yōu)選的，所述電阻相距所述FPGA芯片上的輸入接口的距離小于所述電阻相距所述音視頻解碼芯片的輸出接口的距離。
[0016]優(yōu)選的，所述FPGA芯片上設(shè)置有與所述音視頻解碼芯片連接的輸入接口，所述音視頻解碼芯片和所述FPGA芯片上的輸入接口通過預(yù)設(shè)卡槽連接，所述預(yù)設(shè)卡槽的一頭設(shè)置有公口，另外一頭設(shè)置有母孔，所述公口與所述音視頻解碼芯片的PCB板上的過孔連接，所述母孔焊盤鉗在所述FPGA芯片的輸入接口上。
[0017]優(yōu)選的，所述FPGA芯片上設(shè)置有多個(gè)用于接收由音視頻解碼芯片輸出數(shù)據(jù)的輸入接口，相鄰所述輸入接口之間通過一對(duì)接地隔開。
[0018]優(yōu)選的，所述數(shù)字信號(hào)包括時(shí)鐘信號(hào)、RGB信號(hào)、HS信號(hào)、VS信號(hào)和DE信號(hào)中的至少一種。
[0019]優(yōu)選的，所述FPGA芯片內(nèi)部設(shè)置有高速接口 LVDS，所述高速接口 LVDS與所述高速接口芯片的接口匹配使用。
[0020]優(yōu)選的，所述音視頻數(shù)據(jù)源的格式為VGA、CVBS、HDM1、YPbPr、S-video中的一種。
[0021]優(yōu)選的，所述高速接口芯片用于MHL-TX的信號(hào)輸出。
[0022]優(yōu)選的，還包括，顯示終端，用于顯示由所述高速接口芯片傳送的數(shù)據(jù)信號(hào)。
[0023]本發(fā)明實(shí)施例提供的數(shù)據(jù)傳輸平臺(tái)，該數(shù)據(jù)傳輸平臺(tái)上的音視頻解碼芯片可以接收高格式的數(shù)據(jù)源，并將該數(shù)據(jù)源轉(zhuǎn)換成數(shù)字信號(hào)，還將轉(zhuǎn)換來的數(shù)字信號(hào)以符合預(yù)定協(xié)議規(guī)范的音視頻格式輸出，然后，F(xiàn)PGA芯片對(duì)該符合預(yù)定協(xié)議規(guī)范的音視頻格式數(shù)據(jù)進(jìn)行采集和處理，然后由高速接口芯片接收，最終由高速接口芯片將信號(hào)轉(zhuǎn)換成能夠被顯示終端識(shí)別的信號(hào)。通過這一系列的傳輸路徑，高格式音視頻數(shù)據(jù)源能夠被正確地傳輸并最終在顯示終端上顯示，從而完成了高格式音視頻數(shù)據(jù)源的傳輸。通過本發(fā)明實(shí)施例提供的數(shù)據(jù)傳輸平臺(tái)上的各個(gè)芯片保證了高速信號(hào)在傳輸過程中的信號(hào)的完整性以及采集信號(hào)的準(zhǔn)確性，保證了高速信號(hào)的正確傳輸。
【專利附圖】

【附圖說明】
[0024]為了清楚地理解本發(fā)明實(shí)施例所述的【具體實(shí)施方式】，下面對(duì)描述【具體實(shí)施方式】時(shí)用到的附圖進(jìn)行簡(jiǎn)要說明。顯而易見地，下面描述的附圖僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0025]圖1是本發(fā)明實(shí)施例提供的數(shù)據(jù)傳輸平臺(tái)拓?fù)鋱D；
[0026]圖2是本發(fā)明實(shí)施例的FPGA系統(tǒng)的一種拓?fù)鋱D；
[0027]圖3是本發(fā)明實(shí)施例的FGPA系統(tǒng)的另一拓?fù)鋱D。
【具體實(shí)施方式】
[0028]為使本發(fā)明實(shí)施例的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整的描述，顯然，所描述的實(shí)施例是本發(fā)明的一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。
[0029]正如【背景技術(shù)】部分所述，現(xiàn)有的數(shù)據(jù)傳輸平臺(tái)無法滿足高速信號(hào)例如高格式的音視頻數(shù)據(jù)的傳輸。為了確保高速信號(hào)的正確傳輸，本發(fā)明提供了一種數(shù)據(jù)傳輸平臺(tái)。
[0030]結(jié)合圖1對(duì)本發(fā)明實(shí)施例提供的數(shù)據(jù)傳輸平臺(tái)進(jìn)行詳細(xì)說明。如圖1所示，本發(fā)明實(shí)施例提供的數(shù)據(jù)傳輸平臺(tái)包括，音視頻解碼芯片100、FPGA芯片200和高速接口芯片300，其中，F(xiàn)PGA芯片200分別與音視頻解碼芯片100和高速接口芯片300進(jìn)行通信。為了實(shí)現(xiàn)數(shù)據(jù)傳輸，該數(shù)據(jù)傳輸平臺(tái)上的音視頻解碼芯片100、FPGA芯片200以及高速接口芯片300上均設(shè)置有輸入/輸出接口。該輸入/輸出接口可以為同一個(gè)接口，也可以分別為獨(dú)立的兩個(gè)接口。其中，上游芯片上的輸出接口與下游芯片的輸入接口連接，從而實(shí)現(xiàn)數(shù)據(jù)的傳輸。
[0031]在該數(shù)據(jù)傳輸平臺(tái)中，音視頻解碼芯片100位于FPGA芯片200的上游，通過該音視頻解碼芯片100上的輸入接口接收音視頻數(shù)據(jù)源，而且由于音視頻數(shù)據(jù)源通常為模擬信號(hào)，所以為了能夠使數(shù)據(jù)源被FPGA芯片采集，音視頻解碼芯片100還用于將接收到的音視頻數(shù)據(jù)源轉(zhuǎn)換成數(shù)字信號(hào)，該音視頻解碼芯片100還用于將轉(zhuǎn)換來的數(shù)字信號(hào)以符合預(yù)定協(xié)議規(guī)范的音視頻格式輸出。所述數(shù)字信號(hào)包括時(shí)鐘信號(hào)、RGB信號(hào)、HS信號(hào)、VS信號(hào)和DE信號(hào)中的至少一種。
[0032]在本發(fā)明實(shí)施例中，音視頻解碼芯片100支持的視頻格式包括PAL、NTSC、480P、720P、10801、1080p、3D720P、3D1080P、4K*2K等一些低速到高速的視頻格式。本發(fā)明實(shí)施例中的音視頻解碼芯片100可以為接收數(shù)據(jù)源格式為VGA、CVBS, HDM1、YPbPr, S-video的數(shù)據(jù)源的音視頻解碼芯片。由該音視頻解碼芯片100轉(zhuǎn)換輸出的數(shù)字信號(hào)的格式可以為RGB、HS、VS、DE，該音視頻解碼芯片100轉(zhuǎn)換成的數(shù)據(jù)壓縮格式可以為RGB444、YCbCr444、YCbCr422、bt656、bt601等。由該音視頻解碼芯片100輸出的音頻數(shù)字信號(hào)可以為IIS或SPDIF0輸出的數(shù)字信號(hào)的視頻格式可以為RGB44430bit、RGB44424bit，YCbCr444 24bit，YcbCr422 16bit、YcbCr422 8bit，輸出的音頻可以支持 L-PCM、DOLBY、DTS 音頻格式。
[0033]在本發(fā)明實(shí)施例中，F(xiàn)PGA芯片200用于采集并處理由音視頻解碼芯片100傳送來的數(shù)字信號(hào)。需要說明的是，在FPGA芯片的內(nèi)部設(shè)置有高速接口 LVDS，為了更好地傳輸數(shù)據(jù)，該FPGA芯片200內(nèi)部的高速接口 LVDS與高速接口芯片的接口匹配使用。
[0034]由音視頻解碼芯片100傳輸?shù)臄?shù)據(jù)(數(shù)據(jù)信號(hào)為數(shù)字信號(hào))達(dá)到FPGA芯片的輸入接口時(shí)，數(shù)據(jù)信號(hào)開始被采集并輸入到FPGA芯片管腳。數(shù)據(jù)信號(hào)被采集處理的過程是在FPGA芯片100的內(nèi)部完成的。數(shù)據(jù)信號(hào)從輸入接口到目標(biāo)器件的延時(shí)相同，外部源時(shí)鐘輸入盡量被分配在FPGA芯片的全局時(shí)鐘管腳，這樣能夠保證信號(hào)在FPGA內(nèi)部的時(shí)序準(zhǔn)確性。
[0035]高速接口芯片300位于FPGA芯片200的下游，用于接收由FPGA芯片200傳輸?shù)男盘?hào)，并將接收到的信號(hào)轉(zhuǎn)換成能夠被顯示終端識(shí)別的數(shù)據(jù)信號(hào)。
[0036]以上為本發(fā)明實(shí)施例提供的數(shù)據(jù)傳輸平臺(tái)，該數(shù)據(jù)傳輸平臺(tái)通過音視頻解碼芯片100接收數(shù)據(jù)源(數(shù)據(jù)源格式可以為高格式)，并將該數(shù)據(jù)源轉(zhuǎn)換成數(shù)字信號(hào)，還將轉(zhuǎn)換來的數(shù)字信號(hào)以符合預(yù)定協(xié)議規(guī)范的音視頻格式輸出，然后，F(xiàn)PGA芯片對(duì)該符合預(yù)定協(xié)議規(guī)范的音視頻格式數(shù)據(jù)進(jìn)行采集和處理，然后由高速接口芯片接收，最終由高速接口芯片將信號(hào)轉(zhuǎn)換成能夠被顯示終端識(shí)別的信號(hào)。通過這一系列的傳輸路徑，音視頻數(shù)據(jù)源能夠被正確地傳輸并最終在顯示終端上顯示，實(shí)現(xiàn)了音視頻數(shù)據(jù)源包括高格式音視頻數(shù)據(jù)源的傳輸。
[0037]本發(fā)明實(shí)施例提供的數(shù)據(jù)傳輸平臺(tái)上的各個(gè)芯片保證了高速信號(hào)在傳輸過程中的信號(hào)的完整性以及采集信號(hào)的準(zhǔn)確性，保證了高速信號(hào)的正確傳輸。
[0038]由于上述實(shí)施例提供的數(shù)據(jù)傳輸平臺(tái)能夠確保高速信號(hào)的正確傳輸，因此該數(shù)據(jù)傳輸平臺(tái)可以用于標(biāo)高清視頻芯片流片前的芯片功能測(cè)試和驗(yàn)證，該數(shù)據(jù)傳輸平臺(tái)能夠?qū)崟r(shí)完成芯片功能性測(cè)試，確保芯片所具有的功能實(shí)現(xiàn)。
[0039]進(jìn)一步地，作為本發(fā)明的另一實(shí)施例，上述所述的數(shù)據(jù)傳輸平臺(tái)，還可以包括顯示終端400，該顯示終端400用于顯示音視頻數(shù)據(jù)源信號(hào)，以實(shí)時(shí)驗(yàn)證傳輸信號(hào)的正確性。
[0040]在該數(shù)據(jù)傳輸平臺(tái)上，為了避免在并行接口中由于電磁兼容、反射、振鈴、地彈、串?dāng)_和過孔寄生參數(shù)造成的數(shù)據(jù)和時(shí)鐘之間偏相和不對(duì)稱，本發(fā)明實(shí)施例還對(duì)該數(shù)據(jù)傳輸平臺(tái)上的各芯片接口之間進(jìn)行了處理。具體參見描述。
[0041]需要說明的是，本發(fā)明實(shí)施例中采用并行傳輸?shù)姆绞接梢粢曨l解碼芯片100向FPGA芯片200傳輸數(shù)據(jù)信號(hào)，即一個(gè)時(shí)鐘周期對(duì)應(yīng)一組30bit數(shù)據(jù)和HS、VS、DE、HS、SPDIF0
[0042]為了避免在并行接口中由于電磁兼容、反射、振鈴、地彈、串?dāng)_和過孔寄生參數(shù)造成的數(shù)據(jù)和時(shí)鐘之間的偏相和不對(duì)稱，音視頻解碼芯片100上的輸出接口電平采用TTL(transistor-transistor-logic,晶體管-晶體管-邏輯電壓)電平標(biāo)準(zhǔn)。進(jìn)一步地，在FPGA芯片上的輸入接口的電平配置與音視頻解碼芯片100上的輸出接口電平相同的電壓標(biāo)準(zhǔn)，即TTL電平標(biāo)準(zhǔn)。
[0043]為了使得數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)的同步，使得傳輸信號(hào)出現(xiàn)的延遲大致相同，保障數(shù)據(jù)的正確傳輸，本發(fā)明實(shí)施例中由音視頻解碼芯片100的輸出接口引出的源時(shí)鐘走線和數(shù)據(jù)走線到FPGA芯片200的輸入接口的距離相等。另外，在數(shù)據(jù)傳輸過程中，通常會(huì)同時(shí)傳輸多種數(shù)據(jù)信號(hào)，為了確保FPGA芯片200接收到信號(hào)的同步性，這些傳輸不同種類數(shù)據(jù)信號(hào)的數(shù)據(jù)線路的長(zhǎng)度也相等。[0044]進(jìn)一步地，為了減少傳輸信號(hào)在不同芯片的接口處的反射，本發(fā)明實(shí)施例優(yōu)選在音視頻解碼芯片100上的輸出接口和所述FPGA芯片200上的輸入接口的連接線路上設(shè)置電阻。并且，進(jìn)一步地，該設(shè)置的電阻相距FPGA芯片200的輸入接口的距離小于該電阻相距音視頻解碼芯片100上的輸出接口的距離。更進(jìn)一步地，該設(shè)置的電阻位于靠近FPGA芯片200上的輸入接口處。
[0045]此外，在數(shù)字系統(tǒng)設(shè)計(jì)中，隨著布線密度和時(shí)鐘頻率的不斷提高，信號(hào)完整性和電磁兼容等問題愈加突出，這對(duì)硬件設(shè)計(jì)提供了更高的要求，在多層PCB板中，經(jīng)常采用過孔實(shí)現(xiàn)不同層間的電氣連接。而在高頻電路中，過孔的直徑會(huì)影響高速信號(hào)的完整性。為了避免過孔對(duì)傳輸?shù)母咚傩盘?hào)的完整性造成影響，在合理過孔直徑的設(shè)計(jì)下，本發(fā)明實(shí)施例的音視頻解碼芯片100和FPGA芯片200上的輸入接口之間通過預(yù)設(shè)卡槽實(shí)現(xiàn)連接。該預(yù)設(shè)卡槽的一頭設(shè)置有公口，另外一頭設(shè)置有母孔，該預(yù)設(shè)卡槽的公口與音視頻解碼芯片100的PCB板上的過孔焊接，該預(yù)設(shè)卡槽的母孔焊盤鉗在FPGA芯片200的輸入接口上。通過預(yù)設(shè)卡槽連接，可以減少在傳輸高速視頻格式數(shù)據(jù)時(shí)，由于時(shí)鐘信號(hào)差，數(shù)據(jù)和時(shí)鐘發(fā)生相位偏移會(huì)導(dǎo)致數(shù)據(jù)在FPGA芯片接口不能被正確采集的風(fēng)險(xiǎn)。需要說明的是，本發(fā)明實(shí)施例所述的合理過孔直徑是滿足預(yù)定寄生參數(shù)的過孔直徑。在高頻電路中，過孔會(huì)產(chǎn)生寄生串聯(lián)電感，過孔寄生電感大小近似為:
[0046]L = 5Mh In ^1 + 1(I);
L、_
[0047]式中，L為過孔電感，nH;
[0048]H為過孔長(zhǎng)度，in;[0049]d為過孔直徑，in。
[0050]由公式(I)可知，過孔長(zhǎng)度與直徑對(duì)寄生參數(shù)的影響很大，甚至起到?jīng)Q定性的作用。在相同的材料下，過孔長(zhǎng)度越長(zhǎng)，直徑越小，寄生參數(shù)越大，對(duì)高頻信號(hào)傳輸?shù)挠绊懺酱?。由于寄生電感?huì)削弱旁路電容的貢獻(xiàn)，減弱整個(gè)電源系統(tǒng)的濾波作用，產(chǎn)生的高阻抗對(duì)高頻信號(hào)已經(jīng)不能忽略。在該前提下，需要根據(jù)實(shí)際需要的寄生參數(shù)來選擇合理的過孔直徑。
[0051]進(jìn)一步地，基于上述同樣的原因，F(xiàn)PGA芯片和下游的高速接口芯片的連接方式優(yōu)選采用預(yù)設(shè)卡槽的方式實(shí)現(xiàn)連接。該預(yù)設(shè)卡槽的母口與FPGA芯片的I/O 口相接，該預(yù)設(shè)卡槽的公孔焊盤鉗在高速接口芯片300的接口上。
[0052]在本發(fā)明實(shí)施例提供的數(shù)據(jù)傳輸平臺(tái)的設(shè)計(jì)過程中，為了確保由音視頻解碼芯片輸出的數(shù)據(jù)信號(hào)被FPGA芯片正確地采集，本發(fā)明實(shí)施例在芯片選擇上做了細(xì)致的分析，另夕卜，在FPGA芯片的高速輸出接口的選擇上也做了較為細(xì)致的分析，基于上述分析，本發(fā)明實(shí)施例提出了一種優(yōu)選實(shí)施方式。具體參見圖2所示的拓?fù)浣Y(jié)構(gòu)。
[0053]具體實(shí)現(xiàn)方式方式如下:
[0054]作為本發(fā)明的一個(gè)優(yōu)選實(shí)施例，本發(fā)明實(shí)施例提供的數(shù)據(jù)傳輸平臺(tái)中的音視頻解碼芯片可以采用芯片型號(hào)為ADV7441A或ADV7169的芯片。其中，型號(hào)為ADV7441A的芯片能夠?qū)⑿盘?hào)格式為VGA、CVBS, HDMI, PbPr, S-video的視頻數(shù)據(jù)源轉(zhuǎn)換成數(shù)字信號(hào)，型號(hào)為ADV7169的芯片能夠?qū)⒏袷綖镠DMI的視頻數(shù)據(jù)源轉(zhuǎn)換成數(shù)字信號(hào)。
[0055]進(jìn)一步地，本發(fā)明實(shí)施例所述的FPGA芯片200可以為Altera Str4FPGA芯片。并且為了保證數(shù)據(jù)信號(hào)在FPGA芯片內(nèi)部被正確采集，從而保證FPGA內(nèi)部的時(shí)序正確性，AlteraStr4FPGA芯片上的LVDS TX接口可以配合下游的高速接口芯片300的高速接口使用。
[0056]進(jìn)一步地，本發(fā)明實(shí)施例所述的高速接口芯片可以為L(zhǎng)T8818。芯片LT8818的作用是完成格式為MHL-TX的信號(hào)源的輸出，傳輸?shù)臄?shù)據(jù)信號(hào)經(jīng)過高速芯片接口 LT8818，經(jīng)至MHL-RX輸出到顯示終端。需要說明的是，本實(shí)施例利用電視機(jī)作為顯示終端。采用芯片LT8818，能夠?qū)崿F(xiàn)傳輸速率高達(dá)3Gbps，從而使得該數(shù)據(jù)傳輸平臺(tái)支持MHL2.0標(biāo)準(zhǔn)。
[0057]為了提高數(shù)據(jù)在接口采集過程中的穩(wěn)定性，本發(fā)明實(shí)施例還可以進(jìn)一步對(duì)高速接口芯片LT8818做些改進(jìn)，例如在LT8818的模擬層上加入了動(dòng)態(tài)時(shí)鐘相位調(diào)整。
[0058]本發(fā)明實(shí)施例采用的顯示終端可以為投影儀或電視機(jī)、音響(主要用來檢測(cè)聲音)。當(dāng)傳輸音頻數(shù)據(jù)時(shí)，電視機(jī)的選擇要考慮音頻數(shù)據(jù)中N和CTS參數(shù)的配置。
[0059]上述所述的數(shù)據(jù)傳輸平臺(tái)能夠完成對(duì)信號(hào)格式為MHL-TX的傳輸。當(dāng)采用AlteraStr4FPGA芯片上的的LVDS管腳輸出高速數(shù)據(jù)時(shí)，再結(jié)合LT8818，可以實(shí)現(xiàn)MHL信號(hào)的數(shù)據(jù)傳輸，從而使得該數(shù)據(jù)傳輸平臺(tái)支持MHL2.0的標(biāo)準(zhǔn)。
[0060]需要說明的是，本發(fā)明實(shí)施例提供的數(shù)據(jù)傳輸平臺(tái)還可以用于HDM1-TX信號(hào)的傳輸，當(dāng)傳輸HDM1-TX信號(hào)時(shí)，如圖2所示的芯片LT8818換成芯片LT8611。該FPGA系統(tǒng)的拓?fù)鋱D如圖3所示，當(dāng)傳輸HDMI信號(hào)時(shí)，在FPGA系統(tǒng)中也就不需要MHL-RX。。
[0061]以上所述僅是本發(fā)明的優(yōu)選實(shí)施方式，應(yīng)當(dāng)指出，對(duì)于本領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明原理的前提下，還可以做出若干改進(jìn)和潤(rùn)飾，這些改進(jìn)和潤(rùn)飾也應(yīng)視為本發(fā)明的保護(hù)范圍。
【權(quán)利要求】
1.一種數(shù)據(jù)傳輸平臺(tái)，其特征在于，包括音視頻解碼芯片、FPGA芯片和高速接口芯片，所述FPGA芯片分別與所述音視頻解碼芯片和所述高速接口芯片通信； 其中，所述音視頻解碼芯片，用于接收音視頻數(shù)據(jù)源，并將所述音視頻數(shù)據(jù)源由模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)，還用于將轉(zhuǎn)換成的數(shù)字信號(hào)以預(yù)定協(xié)議規(guī)范的格式輸出； 所述FPGA芯片，用于采集并處理由所述音視頻解碼芯片傳輸?shù)臄?shù)字信號(hào)； 所述高速接口芯片，用于接收由所述FPGA芯片傳輸?shù)降男盘?hào)，并將接收到的信號(hào)轉(zhuǎn)換成能夠被顯示終端識(shí)別的信號(hào)。
2.根據(jù)權(quán)利要求1所述的數(shù)據(jù)傳輸平臺(tái)，其特征在于，由音視頻解碼芯片向FPGA芯片傳輸數(shù)據(jù)信號(hào)的方式為并行。
3.根據(jù)權(quán)利要求1所述的數(shù)據(jù)傳輸平臺(tái)，其特征在于，所述音視頻解碼芯片上設(shè)置有輸出接口，所述輸出接口電平采用TTL電平標(biāo)準(zhǔn)。
4.根據(jù)權(quán)利要求3所述的數(shù)據(jù)傳輸平臺(tái)，其特征在于，所述FPGA芯片上設(shè)置有輸入接口，所述FPGA芯片上的輸入接口配置與所述音視頻解碼芯片上的輸出接口相同的電壓標(biāo)準(zhǔn)。
5.根據(jù)權(quán)利要求1所述的數(shù)據(jù)傳輸平臺(tái)，其特征在于，所述FPGA芯片上設(shè)置有與所述音視頻解碼芯片連接的輸入接口，由音視頻解碼芯片引出的源時(shí)鐘走線和數(shù)據(jù)走線到所述FPGA芯片上的輸入接口的距離相等。
6.根據(jù)權(quán)利要求1所述的數(shù)據(jù)傳輸平臺(tái)，其特征在于，所述音視頻解碼芯片上設(shè)置有輸出接口，所述FPGA芯片上設(shè)置有與所述音視頻解碼芯片連接的輸入接口，所述音視頻解碼芯片上的輸出接口和所述FPGA芯片上的輸入接口的連接線路上設(shè)置有電阻。
7.根據(jù)權(quán)利要求6所述的數(shù)據(jù)傳輸平臺(tái)，其特征在于，所述電阻相距所述FPGA芯片上的輸入接口的距離小于所述電阻相距所述音視頻解碼芯片的輸出接口的距離。
8.根據(jù)權(quán)利要求1所述的數(shù)據(jù)傳輸平臺(tái)，其特征在于，所述FPGA芯片上設(shè)置有與所述音視頻解碼芯片連接的輸入接口，所述音視頻解碼芯片和所述FPGA芯片上的輸入接口通過預(yù)設(shè)卡槽連接，所述預(yù)設(shè)卡槽的一頭設(shè)置有公口，另外一頭設(shè)置有母孔，所述公口與所述音視頻解碼芯片的PCB板上的過孔連接，所述母孔焊盤鉗在所述FPGA芯片的輸入接口上。
9.根據(jù)權(quán)利要求1所述的數(shù)據(jù)傳輸平臺(tái)，其特征在于，所述FPGA芯片上設(shè)置有多個(gè)用于接收由音視頻解碼芯片輸出數(shù)據(jù)的輸入接口，相鄰所述輸入接口之間通過一對(duì)接地隔開。
10.根據(jù)權(quán)利要求1所述的數(shù)據(jù)傳輸平臺(tái)，其特征在于，所述數(shù)字信號(hào)包括時(shí)鐘信號(hào)、RGB信號(hào)、HS信號(hào)、VS信號(hào)和DE信號(hào)中的至少一種。
11.根據(jù)權(quán)利要求1所述的數(shù)據(jù)傳輸平臺(tái)，其特征在于，所述FPGA芯片內(nèi)部設(shè)置有高速接口 LVDS，所述高速接口 LVDS與所述高速接口芯片的接口匹配使用。
12.根據(jù)權(quán)利要求1所述的數(shù)據(jù)傳輸平臺(tái)，其特征在于，所述音視頻數(shù)據(jù)源的格式為VGA、CVBS、HDM1、YPbPr、S-video 中的一種。
13.根據(jù)權(quán)利要求1所述的數(shù)據(jù)傳輸平臺(tái)，其特征在于，所述高速接口芯片用于MHL-TX的信號(hào)輸出。
14.根據(jù)權(quán)利要求1-13所述的數(shù)據(jù)傳輸平臺(tái)，其特征在于，還包括，顯示終端，用于顯示由所述高速接口芯片傳送的數(shù)據(jù)信號(hào)。
【文檔編號(hào)】H04N19/42GK103686186SQ201310750022
【公開日】2014年3月26日 申請(qǐng)日期:2013年12月27日 優(yōu)先權(quán)日:2013年12月27日
【發(fā)明者】許林 申請(qǐng)人:龍迅半導(dǎo)體科技(合肥)有限公司