一種以太網(wǎng)數(shù)據(jù)和e1數(shù)據(jù)的轉(zhuǎn)換與級聯(lián)的fpga實現(xiàn)方法
【專利摘要】本發(fā)明提供一種以太網(wǎng)數(shù)據(jù)和E1數(shù)據(jù)轉(zhuǎn)換和級聯(lián)的FPGA實現(xiàn)方法，具體是一種以太網(wǎng)和E1的數(shù)據(jù)轉(zhuǎn)化以及利用E1時隙來進行級聯(lián)的FPGA實現(xiàn)方法。將FPGA內(nèi)部分為4個模塊，分別為以太網(wǎng)接收、E1發(fā)送、E1接收、以太網(wǎng)發(fā)送4個模塊，并利用HDLC協(xié)議將以太網(wǎng)數(shù)據(jù)和E1數(shù)據(jù)進行相互轉(zhuǎn)化，并利用E1的不同時隙來完成級聯(lián)功能。本發(fā)明實現(xiàn)了采用一臺主機遠程操控多臺設備的功能，一臺主機最多可操作31臺設備。
【專利說明】—種以太網(wǎng)數(shù)據(jù)和E1數(shù)據(jù)的轉(zhuǎn)換與級聯(lián)的FPGA實現(xiàn)方法
【技術領域】
[0001]本發(fā)明涉及一種以太網(wǎng)數(shù)據(jù)和El數(shù)據(jù)的轉(zhuǎn)換與級聯(lián)的FPGA實現(xiàn)方法，
具體是用HDLC協(xié)議進行以太網(wǎng)數(shù)據(jù)和El數(shù)據(jù)之間的轉(zhuǎn)換，并且利用El的不同時隙完成多臺設備的級聯(lián)功能。
[0002]【背景技術】
以太網(wǎng)是目前應用最廣泛的局域網(wǎng)絡傳輸方式，它采用基帶傳輸，通過雙絞線和傳輸設備，實現(xiàn)10M/100M的網(wǎng)絡傳輸，技術相當成熟。以太網(wǎng)以其成本低、網(wǎng)管簡單、易于升級等優(yōu)點作為寬帶介入設備的首選方案，但是它具有傳輸距離有限的缺點。
[0003]當前社會上SDH環(huán)以及由SDH、PDH提供的大量El電路星羅棋布。對此，比較現(xiàn)實的方案就是利用這些已有的資源來傳輸以太網(wǎng)數(shù)據(jù)。目前應用比較廣泛的是以太網(wǎng)橋方案，即通過El線路點對點透明傳輸以太網(wǎng)數(shù)據(jù)。但是點對點的透傳具有很大的局限性，一臺主機只能遠程操控一臺設備。

【發(fā)明內(nèi)容】

[0004]針對【背景技術】存在的問題，本發(fā)明提供一種利用HDLC協(xié)議彼此轉(zhuǎn)換以太網(wǎng)和El數(shù)據(jù)的FPGA的實現(xiàn)方法，其在FPGA上用HDLC協(xié)議進行以太網(wǎng)數(shù)據(jù)和El數(shù)據(jù)的轉(zhuǎn)換外，還利用El幀格式中的32個時隙，通過El的可變時隙達到多臺設備的級聯(lián)功能；本發(fā)明通過El的級聯(lián)，可以達到用一臺主機來遠距離控制多臺設備的目的。
[0005]為解決上述技術問題，本發(fā)明采用如下技術方案:
一種以太網(wǎng)數(shù)據(jù)和El數(shù)據(jù)的轉(zhuǎn)換與級聯(lián)的FPGA實現(xiàn)方法，在FPGA內(nèi)分為4個模塊:包括以太網(wǎng)接收模塊、El發(fā)送模塊、El接收模塊和以太網(wǎng)發(fā)送模塊；E1芯片包括兩個端口，分別為上行端口、下行端口 ；連接在一起的以太網(wǎng)接收模塊和El發(fā)送模塊為上行鏈路，連接在一起的El接收模塊和以太網(wǎng)發(fā)送模塊為下行鏈路，以太網(wǎng)接收模塊、以太網(wǎng)發(fā)送模塊均與以太網(wǎng)芯片連接，El發(fā)送模塊、El接收模塊均與El芯片中的上行端口、下行端口連接；步驟1、以太網(wǎng)接收模塊將以太網(wǎng)數(shù)據(jù)進行HDLC協(xié)議的轉(zhuǎn)換:
處理以太網(wǎng)芯片發(fā)送出來的4位數(shù)據(jù)，去掉以太網(wǎng)數(shù)據(jù)的8字節(jié)幀頭和4字節(jié)FCS校驗位，對其余的4位數(shù)據(jù)進行并串轉(zhuǎn)換；
步驟2、El發(fā)送模塊將經(jīng)過HDLC協(xié)議轉(zhuǎn)換過的幀進行El的組幀，然后輸出給El芯片中的上行端口和下行端口，El芯片接收到上行端口和下行端口發(fā)送的數(shù)據(jù)后，將兩路El幀結構的數(shù)據(jù)進行El成幀處理，再分別從兩路El端口輸出；
步驟3、E1接收模塊對El芯片發(fā)送過來的兩路數(shù)據(jù)后進行El幀頭的幀同步檢測，去掉El幀頭，得到兩路HDLC幀，兩路HDLC幀合路后發(fā)送給以太網(wǎng)發(fā)送模塊；
步驟4、以太網(wǎng)發(fā)送模塊將HDLC幀解幀，然后重新組成以太網(wǎng)幀，發(fā)送給以太網(wǎng)芯片。
[0006]所述步驟I實現(xiàn)過程如下，
用CRC16的協(xié)議計算出2個字節(jié)的校驗位添加在每幀數(shù)據(jù)的最后，然后對得到的比特流數(shù)據(jù)進行發(fā)現(xiàn)連續(xù)的5個bitl在后面添加一個bitO操作，最后在幀頭和幀尾都添加上01111110的字節(jié)，將有效數(shù)據(jù)和幀頭區(qū)分開。
[0007]所述步驟4實現(xiàn)過程如下，
首先通過檢測01111110幀頭找到HDLC幀的幀頭和幀尾，去掉01111110，然后進行5個連續(xù)bitl去掉后面的bitO操作，然后進行CRC16的校驗，校驗通過后去掉16個CRC校驗bit，然后對所得的數(shù)據(jù)進行CRC32的計算得到32bit的FCS校驗位，之后進行串并轉(zhuǎn)換，并添加8個字節(jié)的以太網(wǎng)幀頭。
[0008]所述步驟2中組幀的實現(xiàn)過程為:
將已轉(zhuǎn)換為HDLC幀的數(shù)據(jù)寫入FIFO，從FIFO讀出數(shù)據(jù)的同時進行計數(shù)，每計數(shù)到248時，在此248bit的數(shù)據(jù)前加上8bit的El幀頭，同時對數(shù)據(jù)進行CRC4的計算；最初子復幀的幀頭中存放CRC4的地方數(shù)據(jù)為O ;然后每從FIFO讀出一整個子復幀時，將得到的4bit的CRC校驗碼保留，存放在下一個子復幀幀頭CRC4的存放處。
[0009]所述步驟3中去掉El幀頭的實現(xiàn)過程為:
對數(shù)據(jù)進行移位判定，當發(fā)現(xiàn)第一個疑似El幀頭數(shù)據(jù)時，此時對數(shù)據(jù)進行計數(shù)，計數(shù)256次之后，如果不是El幀頭，就重新進行幀頭判定；如果還是El幀頭，連續(xù)3次計數(shù)256次后，發(fā)現(xiàn)都是El幀頭，那么就認為此時幀同步，再將剩余的248bit的有效數(shù)據(jù)提取出。
[0010]下面對各個模塊分別說明:
(I)以太網(wǎng)接收模塊:處理以太網(wǎng)芯片發(fā)送出來的4位數(shù)據(jù)，去掉以太網(wǎng)數(shù)據(jù)的8字節(jié)幀頭和4字節(jié)FCS校驗位，然后對剩下的4位數(shù)據(jù)進行并串轉(zhuǎn)換，用CRC16的協(xié)議計算出2個字節(jié)的校驗位添加在每幀數(shù)據(jù)的最后，然后對得到的比特流數(shù)據(jù)進行發(fā)現(xiàn)連續(xù)的5個bitl在后面添加一個bit0操作，最后在幀頭和幀尾都添加上01111110的字節(jié)，由于有效數(shù)據(jù)中經(jīng)過5個I添O后，不可能出現(xiàn)01111110的幀頭，這樣就可以將有效數(shù)據(jù)和幀頭區(qū)分開來。以上的步驟即是將以太網(wǎng)數(shù)據(jù)進行HDLC協(xié)議的轉(zhuǎn)換過程。
[0011](2) El發(fā)送模塊:將經(jīng)過HDLC協(xié)議轉(zhuǎn)換過的幀進行El的組巾貞，然后輸出給El芯片。此時要完成El的級聯(lián)功能，所以FPGA會連接El芯片的2個端口，一個做為上行，一個做為下行。下行El端口會做為級聯(lián)另一臺設備的端口。所以此時El組幀后FPGA將數(shù)據(jù)同時送給兩個El端口。
[0012](3) El接收模塊:此模塊是El發(fā)送模塊的逆過程。對El芯片發(fā)送過來的數(shù)據(jù)進行El幀頭的幀同步檢測，去掉El幀頭。得到HDLC幀。如果使用El的級聯(lián)功能，此時得到的兩路El數(shù)據(jù)，經(jīng)過上述相同的步驟后在此模塊將兩路信號合路，級聯(lián)的設備不會占用相同的El時隙，所以不會出現(xiàn)有效數(shù)據(jù)重疊的現(xiàn)象。
[0013](4)以太網(wǎng)發(fā)送模塊:以太網(wǎng)接收模塊的逆過程，即將HDLC幀解幀，然后重新組成以太網(wǎng)幀。首先通過檢測01111110幀頭找到HDLC幀的幀頭和幀尾，去掉01111110，然后進行5個連續(xù)bitl去掉后面的bitO操作,然后進行CRC16的校驗,校驗通過后去掉16個CRC校驗bit。然后對所得的數(shù)據(jù)進行CRC32的計算得到32bit的FCS校驗位。之后進行串并轉(zhuǎn)換，并添加8個字節(jié)的以太網(wǎng)幀頭。發(fā)送給以太網(wǎng)芯片。
【專利附圖】

【附圖說明】
[0014]圖1為本發(fā)明中以太網(wǎng)幀結構示意圖。
[0015]圖2為HDLC協(xié)議轉(zhuǎn)換后的HDLC幀結構。[0016]圖3為本發(fā)明中PCM31的El幀結構。
[0017]圖4為本發(fā)明中以太網(wǎng)和El轉(zhuǎn)換實現(xiàn)框圖。
[0018]圖5為本發(fā)明中以太網(wǎng)和El轉(zhuǎn)換后El的級聯(lián)實現(xiàn)框圖。
[0019]圖6為本發(fā)明中以太網(wǎng)接收模塊流程圖。
[0020]圖7為本發(fā)明中El發(fā)送模塊流程圖。
[0021]圖8為本發(fā)明中El接收模塊流程圖。
[0022]圖9為本發(fā)明中以太網(wǎng)發(fā)送模塊流程圖。
[0023]圖3中，X表示存放CRC4的校驗碼'Y表示存放復幀定位信號MFAS ；A表示幀失步指示；HTF7表示第一子復幀；F8>15表示第二子復幀；TS0表示幀頭；TSf TS31表示有效數(shù)據(jù)。
【具體實施方式】
[0024]下面結合附圖對本發(fā)明作進一步說明。
[0025]圖1和圖2說明了以太網(wǎng)幀結構和HDLC幀結構，以太網(wǎng)幀結構實際上有很多種類型，但是在此只用到了幀頭和FCS，所以雖然幀類型很多，但不會對本設計造成影響。從圖1兩組幀結構對比可以清楚 的知道兩者間的轉(zhuǎn)換關系。
[0026]圖3是El的幀結構，El幀結構分有PCM30、PCM31。本發(fā)明只涉及到PCM31的El幀結構。符合G.704標準的El幀結構如下所示，每基本幀由32個路時隙(ts(Tts31)組成。每個路時隙由8bit碼組成，基本幀幀頻為8K，而每16基本幀(F(TF15)構成一個復幀，故每個復幀共由4096比特組成。在一個基本幀結構中共有32個時隙，用TSi (i=0,1，2，…，31)表示。而基本幀幀頻為8K，因此一個El基本幀組成了一個速率為2.048Mbps的數(shù)據(jù)比特流。其中每個基本幀的tsfts31分別用來傳31個64kbit/s數(shù)字信息的數(shù)據(jù)時隙，而tsO用來傳各種輔助信號，具體如下。
[0027]在一個復幀中，基本幀可以分為兩類:奇幀和偶幀。奇幀和偶幀的區(qū)分是通過tsO的第2bit來區(qū)分的，奇幀的bit2為‘I，。偶幀tsO時隙的bit2~bit8是用來傳基本幀對準信號FAS的。G.704協(xié)議規(guī)定幀對準信號FAS為“0011011”。每個復幀又劃分為兩個子復幀，分別為H) >7 (記為第I子復幀)和F8 >15 (記為第2子復幀)。因此，整個復幀又可以看成由兩個CRC-4子復幀校驗快構成，前8個基本幀(第I子復幀)為第一校驗塊，根據(jù)協(xié)議要求的方式對其進行CRC-4校驗，校驗結果共4bit放在偶幀(F0，F(xiàn)2，F(xiàn)4，F(xiàn)6) tsO的bitl，同理對后一校驗塊(第2子復幀)校驗的結果放在偶幀(F8，F(xiàn)10, F12，F(xiàn)14) tsO的bitl。同時奇幀的第3bitA為對告bit，A為‘I’時表示有告警，當收到1f或者1s時，則將A置為‘I’，不用時置O。奇幀tsO的第Ibit傳復幀定位信號MFAS，協(xié)議規(guī)定MFAS為“001011”?？梢钥吹綇蛶ㄎ恍盘枮?bit，而一個CRC復幀中有8個奇幀，所以協(xié)議規(guī)定奇幀(Fl，F(xiàn)3，F(xiàn)5，F(xiàn)7，F(xiàn)9，F(xiàn)ll) tsO的第Ibit用來傳上述的復幀定位信號“001011”，而奇幀(F13，F(xiàn)15)tsO的第Ibit用來傳誤塊指示比特EO和E1，當其為‘0’時表示有誤塊。還有奇幀的第4至第8bit為備用bit,不用時應置為‘I’。
[0028]圖4表示了本發(fā)明的實現(xiàn)框圖，本發(fā)明是在FPGA上實現(xiàn)以太網(wǎng)和El的轉(zhuǎn)換。FPGA內(nèi)4個模塊分別代表了 FPGA和以太網(wǎng)芯片的收發(fā)接口以及El芯片的收發(fā)接口。其中El的接口要用到兩個是為了完成El的級聯(lián)功能。[0029]El的級聯(lián)功能如圖5，主機通過主控設備將以太網(wǎng)信號轉(zhuǎn)換成El信號發(fā)送到設備I的上行端口，此時設備I從上行El 口收到El信號后將此數(shù)據(jù)同時通過下行El端口傳到設備2，以此類推，相當于主控設備的數(shù)據(jù)同時傳到了設備1、2、3。此時設備1、2、3會設置分別使用不同的El時隙，并且3臺設備使用的時隙不能重疊。這樣3臺設備會從傳過來的El數(shù)據(jù)中相對應的時隙提取有效數(shù)據(jù)。反過來的方向，此時視設備3為最末端，設備3的數(shù)據(jù)通過上行El 口發(fā)送到設備2，設備2會將設備3傳過來的數(shù)據(jù)和自己的數(shù)據(jù)通過選擇的El時隙進行合路，通過上行El 口傳到設備1，設備I將設備2傳過來的數(shù)據(jù)和自己的數(shù)據(jù)進行合路傳輸給主控設備。此時主控設備只要將El時隙設置為與其中任以設備相同，就可以提取到相對應設備的數(shù)據(jù)。即主機同一時間可以聯(lián)通其中一臺設備，只要更改主控設備的El時隙，就可以連接想要連接的設備。同理，此發(fā)明主控設備最多可連接31臺設備(每臺設備占用一個El時隙)。
[0030]下面詳細描述FPGA內(nèi)部功能實現(xiàn)的流程。
[0031]圖6為以太網(wǎng)接收模塊的流程，將輸入的以太網(wǎng)數(shù)據(jù)去掉8字節(jié)的幀頭和4字節(jié)的FCS校驗位，然后進行并串轉(zhuǎn)換。此時以太網(wǎng)輸入數(shù)據(jù)的隨路時鐘以MII接口為例是25M，數(shù)據(jù)為4位。轉(zhuǎn)換為串行如果數(shù)率不變應該用100M的時鐘，本設計考慮到實際運用可兼容100M以下任意時鐘，因為數(shù)據(jù)最后轉(zhuǎn)換為El只有2.048M，所以時鐘速率總是要下降的。所以此時這里用FIFO來做時鐘域的轉(zhuǎn)換，并且這個FIFO是一個快寫慢讀的FIFO，所以這里對FIFO的寫會有控制，每寫完一幀以太網(wǎng)數(shù)據(jù)，會判斷FIFO剩余的容量是否能完全存入下一幀(按以太網(wǎng)最大幀1518字節(jié)算)，如果不能下一幀將會丟掉，不寫入FIFO。之后對得到的bit流數(shù)據(jù)做CRC16的計算，得到16bit校驗位添加到幀末尾，再對其進行每出現(xiàn)連續(xù)5個bitl之后添加bitO的操作,此時我們同樣要將數(shù)據(jù)傳入FIFO,因為5個I添O的操作實際上會造成幀長度的增加，所以此FIFO仍舊是一個快寫慢讀的FIF0，用來整合數(shù)據(jù)的時鐘域。最后添加01111110的幀頭和幀尾。
[0032]圖7為El發(fā)送模塊的流程，將得到HDLC幀通過FIFO將數(shù)據(jù)達到2.048M的El時鐘上，此FIFO同樣是快寫慢讀。然后對數(shù)據(jù)進行El成幀。即每248個bit之前添加Sbit的幀頭，幀頭按上述El幀格式要求定義。然后將數(shù)據(jù)發(fā)送給El芯片。
[0033]圖8為El接收模塊的流程，El接收模塊會接收到兩路El數(shù)據(jù)，上行端口接收到的數(shù)據(jù)后，同時將數(shù)據(jù)傳到El下行端口輸出，給到下一級設備，保證級聯(lián)功能完成。同時將此數(shù)據(jù)和下行端口接收到的El數(shù)據(jù)通過El時隙合路，對合路后的數(shù)據(jù)進行El幀頭同步檢測，最初檢測到El幀頭后，256bit后應該還是El幀頭，所以連續(xù)3次檢測到幀頭后，就視為同步了。將El幀頭去掉，數(shù)據(jù)進入FIF0，將數(shù)據(jù)打到工作時鐘CLK上，此FIFO是一個慢寫快讀的FIF0，所以對FIFO的讀操作要做控制，避免FIFO讀空出現(xiàn)。
[0034]圖9為以太網(wǎng)發(fā)送模塊的流程，對El接收模塊輸出的數(shù)據(jù)進行01111110的幀頭幀尾檢測，找到HDLC幀的幀頭幀尾。去掉01111110的幀頭幀尾后，檢測出現(xiàn)5個連續(xù)bitl就去掉后面的bitO，然后對這每幀數(shù)據(jù)做CRC16的檢測，檢測無誤表示傳輸過來的數(shù)據(jù)沒有誤碼，去掉16bit的校驗位，再對其做CRC32的校驗，添加到幀尾作為FCS。然后做串并轉(zhuǎn)換，并將數(shù)據(jù)打到25M的以太網(wǎng)工作時鐘上，此時時鐘域的轉(zhuǎn)換也要用到慢寫快讀的FIFO。最后添加8字節(jié)的以太網(wǎng)幀頭輸出到以太網(wǎng)芯片即可。
【權利要求】
1.一種以太網(wǎng)數(shù)據(jù)和El數(shù)據(jù)的轉(zhuǎn)換與級聯(lián)的FPGA實現(xiàn)方法，其特征在于:在FPGA內(nèi)部分為4個模塊，包括以太網(wǎng)接收模塊、El發(fā)送模塊、El接收模塊和以太網(wǎng)發(fā)送模塊；E1芯片包括兩個端口，分別為上行端口、下行端口 ；連接在一起的以太網(wǎng)接收模塊和El發(fā)送模塊為上行鏈路，連接在一起的El接收模塊和以太網(wǎng)發(fā)送模塊為下行鏈路，以太網(wǎng)接收模塊、以太網(wǎng)發(fā)送模塊均與以太網(wǎng)芯片連接，El發(fā)送模塊、El接收模塊均與El芯片中的上行端口、下行端口連接； 步驟1、以太網(wǎng)接收模塊將以太網(wǎng)數(shù)據(jù)進行HDLC協(xié)議的轉(zhuǎn)換； 處理以太網(wǎng)芯片發(fā)送出來的4位數(shù)據(jù)，去掉以太網(wǎng)數(shù)據(jù)的8字節(jié)幀頭和4字節(jié)FCS校驗位，對其余的4位數(shù)據(jù)進行并串轉(zhuǎn)換； 步驟2、El發(fā)送模塊將經(jīng)過HDLC協(xié)議轉(zhuǎn)換過的幀進行El的組幀，然后輸出給El芯片中的上行端口和下行端口，El芯片接收到上行端口和下行端口發(fā)送的數(shù)據(jù)后，將兩路El幀結構的數(shù)據(jù)進行El成幀處理，再分別從兩路El端口輸出； 步驟3、E1接收模塊對El芯片發(fā)送過來的兩路數(shù)據(jù)后進行El幀頭的幀同步檢測，去掉El幀頭，得到兩路HDLC幀，兩路HDLC幀合路后發(fā)送給以太網(wǎng)發(fā)送模塊； 步驟4、以太網(wǎng)發(fā)送模塊將HDLC幀解幀，然后重新組成以太網(wǎng)幀，發(fā)送給以太網(wǎng)芯片。
2.根據(jù)權利要求1所述的一種以太網(wǎng)數(shù)據(jù)和El數(shù)據(jù)的轉(zhuǎn)換與級聯(lián)的FPGA實現(xiàn)方法，其特征在于:所述步驟I實現(xiàn)過程如下， 用CRC16的協(xié)議計算出2個字節(jié)的校驗位添加在每幀數(shù)據(jù)的最后，然后對得到的比特流數(shù)據(jù)進行發(fā)現(xiàn)連續(xù)的5個bitl在后面添加一個bitO操作，最后在幀頭和幀尾都添加上01111110的字節(jié)，將有效數(shù)據(jù)和幀頭區(qū)分開。
3.根據(jù)權利要求1或2所述的一種以太網(wǎng)數(shù)據(jù)和El數(shù)據(jù)的轉(zhuǎn)換與級聯(lián)的FPGA實現(xiàn)方法，其特征在于:所述步驟4實現(xiàn)過程如下， 首先通過檢測01111110幀頭找到HDLC幀的幀頭和幀尾，去掉01111110，然后進行5個連續(xù)bitl去掉后面的bitO操作，然后進行CRC16的校驗，校驗通過后去掉16個CRC校驗bit，然后對所得的數(shù)據(jù)進行CRC32的計算得到32bit的FCS校驗位，之后進行串并轉(zhuǎn)換，并添加8個字節(jié)的以太網(wǎng)幀頭。
4.根據(jù)權利要求1或2所述的一種以太網(wǎng)數(shù)據(jù)和El數(shù)據(jù)的轉(zhuǎn)換與級聯(lián)的FPGA實現(xiàn)方法，其特征在于:所述步驟2中組幀的實現(xiàn)過程為: 將已轉(zhuǎn)換為HDLC幀的數(shù)據(jù)寫入FIFO，從FIFO讀出數(shù)據(jù)的同時進行計數(shù)，每計數(shù)到248時，在此248bit的數(shù)據(jù)前加上8bit的El幀頭，同時對數(shù)據(jù)進行CRC4的計算；最初子復幀的幀頭中存放CRC4的地方數(shù)據(jù)為O ;然后每從FIFO讀出一整個子復幀時，將得到的4bit的CRC校驗碼保留，存放在下一個子復幀幀頭CRC4的存放處。
5.根據(jù)權利要求1或2所述的一種以太網(wǎng)數(shù)據(jù)和El數(shù)據(jù)的轉(zhuǎn)換和級聯(lián)的FPGA實現(xiàn)方法，其特征在于:所述步驟3中去掉El幀頭的實現(xiàn)過程為: 對數(shù)據(jù)進行移位判定，當發(fā)現(xiàn)第一個疑似El幀頭數(shù)據(jù)時，此時對數(shù)據(jù)進行計數(shù)，計數(shù)256次之后，如果不是El幀頭，就重新進行幀頭判定；如果還是El幀頭，連續(xù)3次計數(shù)256次后，還是El幀頭，此時幀同步，再將剩余的248bit的有效數(shù)據(jù)提取出。
【文檔編號】H04L12/64GK103841009SQ201410092138
【公開日】2014年6月4日 申請日期:2014年3月13日 優(yōu)先權日:2014年3月13日
【發(fā)明者】明軒 申請人:武漢虹信通信技術有限責任公司