一種多屏控制器的制造方法
【專利摘要】本實(shí)用新型公開(kāi)了一種多屏控制器，解決了現(xiàn)有技術(shù)中存在的輸出畫(huà)面同步性差的問(wèn)題。該多屏控制器包括：控制芯片，處理器，和N個(gè)輸出芯片，N為正整數(shù)；處理器，用于接收至少一路視頻數(shù)據(jù)；控制芯片，用于向處理器發(fā)送控制指令，控制指令用于指示顯示至少一路視頻數(shù)據(jù)的拼接屏的顯示區(qū)域，拼接屏的顯示區(qū)域與輸出芯片一一對(duì)應(yīng)；若控制指令指示顯示至少一路視頻數(shù)據(jù)的拼接屏的顯示區(qū)域?yàn)橹辽賰蓚€(gè)，處理器對(duì)至少一路視頻數(shù)據(jù)中的分辨率進(jìn)行放大，按照控制指令指示的顯示區(qū)域數(shù)量，將分辨率放大后的視頻數(shù)據(jù)分割為至少兩路，并將分割得到的每路視頻數(shù)據(jù)分別發(fā)送給控制指令指示的顯示區(qū)域?qū)?yīng)的輸出芯片；輸出芯片，用于將接收到的視頻數(shù)據(jù)輸出。
【專利說(shuō)明】
【技術(shù)領(lǐng)域】
[0001] 本實(shí)用新型涉及視頻處理領(lǐng)域，尤其涉及一種多屏控制器。 一種多屏控制器

【背景技術(shù)】
[0002] 隨著視頻監(jiān)控技術(shù)的發(fā)展，需要一個(gè)屏幕同時(shí)顯示多個(gè)視頻，進(jìn)而也就需要多屏 控制器來(lái)完成視頻數(shù)據(jù)的采集，經(jīng)過(guò)視頻處理后，統(tǒng)一進(jìn)行顯示。當(dāng)前有基于電路交換方案 的多屏控制器，但它存在輸出畫(huà)面同步性差的問(wèn)題。
[0003] 視頻數(shù)據(jù)在拼接屏上的顯示方式至少但不僅限與包括以下幾種（這里以一個(gè)拼 接屏包括多個(gè)顯示區(qū)域?yàn)槔?br> [0004] 第一種顯示方式，每路視頻數(shù)據(jù)不需要進(jìn)行分割處理，針對(duì)一路數(shù)據(jù)經(jīng)過(guò)處理后， 顯示在拼接屏的一個(gè)顯示區(qū)域。
[0005] 第二種顯示方式，每路數(shù)據(jù)不需要進(jìn)行分割處理，將一路視頻數(shù)據(jù)經(jīng)過(guò)處理后，顯 示在拼接屏的所有顯示區(qū)域。
[0006] 第三種顯示方式，針對(duì)一路數(shù)據(jù)需要進(jìn)行分割處理，并將分割后每部分在拼接屏 的多個(gè)顯示區(qū)域顯示。
[0007] 第四種顯示方式，針對(duì)多路數(shù)據(jù)需要進(jìn)行縮小、拼接和疊加處理，并將處理后的視 頻數(shù)據(jù)在拼接屏的一個(gè)顯示區(qū)域顯示。
[0008] 上述顯示方式中，針對(duì)第三種顯示方式的一路視頻需要進(jìn)行分割處理，并將分割 后每部分在拼接屏的多個(gè)顯示區(qū)域顯示的情況下對(duì)同步性的要求較高。
[0009] 下面以如圖1所示為基于電路交換方案的多屏控制器的結(jié)構(gòu)圖為例對(duì)第三種顯 示方式進(jìn)行說(shuō)明。該多屏控制器包括：主控芯片101，交換芯片102、四個(gè)采集芯片為采集芯 片103a，采集芯片103b，采集芯片103c，采集芯片103d、四個(gè)采集處理芯片為采集處理芯片 104a，采集處理芯片104b，采集處理芯片104c，采集處理芯片104d，四個(gè)輸出處理芯片為輸 出處理芯片105a，輸出處理芯片105b，輸出處理芯片105c，輸出處理芯片105d，四個(gè)輸出芯 片為輸出芯片106a，輸出芯片106b，輸出芯片106c，輸出芯片106d。
[0010] 以采集芯片l〇3a采集一路視頻數(shù)據(jù)為例：
[0011] 采集芯片l〇3a從輸入端口采集一路視頻數(shù)據(jù)，并將采集到的視頻數(shù)據(jù)發(fā)送給與 其相連接采集處理芯片l〇4a ;采集處理芯片104a將接收到的視頻數(shù)據(jù)進(jìn)行格式轉(zhuǎn)換，并將 轉(zhuǎn)化后的視頻數(shù)據(jù)發(fā)送給交換芯片102 ;交換芯片102在主控芯片101的控制下，對(duì)視頻數(shù) 據(jù)進(jìn)行分割為四部分，每部分在拼接屏的四個(gè)子屏上顯示。將分割后的每一部分視頻數(shù)據(jù) 分別通過(guò)交換芯片101的輸出端口發(fā)送給輸出處理芯片105a，輸出處理芯片105b，輸出處 理芯片105c，輸出處理芯片105d。輸出處理芯片105a，輸出處理芯片105b，輸出處理芯片 105c，輸出處理芯片105d對(duì)接收到的視頻數(shù)據(jù)進(jìn)行交叉、縮放、疊加等處理，封裝為一路新 視頻發(fā)送給對(duì)應(yīng)的輸出芯片（例如：經(jīng)過(guò)輸出處理芯片105a處理后的視頻數(shù)據(jù)發(fā)送給輸出 芯片106a)，輸出芯片通過(guò)輸出端口將視頻數(shù)據(jù)輸出到對(duì)應(yīng)的拼接屏的子屏上。
[0012] 利用上述多屏控制器由于各個(gè)輸出處理芯片在物理性能可能存在差異，例如：頻 率、上電時(shí)間等。因此在輸出處理芯片進(jìn)行處理所用的時(shí)間上有差異，各部分視頻數(shù)據(jù)通過(guò) 輸出芯片輸出到拼接屏的所用的時(shí)間也就不同，導(dǎo)致同步性較差。 實(shí)用新型內(nèi)容
[0013] 本實(shí)用新型提供一種多屏控制器，用以解決現(xiàn)有技術(shù)中存在的輸出畫(huà)面同步性差 的問(wèn)題。
[0014] 本實(shí)用新型提供了一種多屏控制器，該多屏控制器包括：
[0015] 控制芯片，處理器，和N個(gè)輸出芯片，N為正整數(shù)；
[0016] 處理器，用于接收至少一路視頻數(shù)據(jù)；
[0017] 控制芯片，用于向處理器發(fā)送控制指令，該控制指令用于指示顯示至少一路視頻 數(shù)據(jù)的拼接屏的顯示區(qū)域，該拼接屏的顯示區(qū)域與輸出芯片一一對(duì)應(yīng)；處理器還用于，接收 控制芯片發(fā)送的控制指令；若控制指令指示顯示至少一路視頻數(shù)據(jù)的拼接屏的顯示區(qū)域?yàn)?至少兩個(gè)，對(duì)至少一路視頻數(shù)據(jù)中的分辨率進(jìn)行放大，按照控制指令指示的顯示區(qū)域數(shù)量， 將分辨率放大后的視頻數(shù)據(jù)分割為至少兩路，并將分割得到的每路視頻數(shù)據(jù)分別發(fā)送給控 制指令指示的顯示區(qū)域?qū)?yīng)的輸出芯片；
[0018] 輸出芯片，用于將接收到處理器發(fā)送的視頻數(shù)據(jù)輸出。
[0019] 本實(shí)用新型采用處理器對(duì)接收到的視頻數(shù)據(jù)中的分辨率進(jìn)行放大，然后根據(jù)控制 指令指示的顯示區(qū)域數(shù)量，將分辨率放大后的視頻數(shù)據(jù)分割為至少兩路，并將分割后視頻 數(shù)據(jù)直接輸出。由于分辨率放大等處理都在分割之前進(jìn)行，在分割后并不對(duì)每部分單獨(dú)處 理，保證了輸出芯片接收到各部分視頻數(shù)據(jù)的同步性。本實(shí)用新型的改進(jìn)還在于通過(guò)利用 處理器來(lái)代替現(xiàn)有技術(shù)中的交換芯片以及輸出處理芯片，來(lái)對(duì)視頻數(shù)據(jù)進(jìn)行處理。
[0020] 較佳的，該多屏控制器還包括：
[0021] Μ個(gè)采集芯片，與Μ個(gè)采集芯片一一對(duì)應(yīng)的視頻預(yù)處理器；
[0022] 每個(gè)采集芯片采集一路視頻數(shù)據(jù)，并將采集的一路視頻數(shù)據(jù)傳輸給對(duì)應(yīng)的視頻預(yù) 處理器；
[0023] 每個(gè)視頻預(yù)處理器對(duì)接收到的一路視頻數(shù)據(jù)進(jìn)行視頻預(yù)處理后，將視頻預(yù)處理后 的一路視頻數(shù)據(jù)傳輸給處理器。
[0024] 較佳的，多屏控制器還包括：
[0025] 與控制芯片連接的至少一個(gè)采集芯片；
[0026] 采集芯片，用于采集一路視頻數(shù)據(jù)，并將采集到的一路視頻數(shù)據(jù)傳輸給控制芯 片；
[0027] 控制芯片，還用于對(duì)采集芯片采集到的視頻數(shù)據(jù)進(jìn)行視頻預(yù)處理。
[0028] 基于上述多屏控制器的任意一種實(shí)現(xiàn)方式，較佳的，控制芯片還用于，接收網(wǎng)絡(luò)視 頻碼流數(shù)據(jù)，對(duì)接收到的網(wǎng)絡(luò)視頻碼流數(shù)據(jù)進(jìn)行解碼，并將解碼后的網(wǎng)絡(luò)視頻碼流數(shù)據(jù)發(fā) 送給處理器。
[0029] 較佳的，視頻預(yù)處理器及與視頻預(yù)處理器相連的采集芯片集成在一個(gè)芯片上。
[0030] 較佳的，控制芯片為片上系統(tǒng)S0C芯片。
[0031] 較佳的，處理器為FPGA現(xiàn)場(chǎng)可編程門(mén)陣列芯片。
[0032] 較佳的，視頻預(yù)處理器為FPGA現(xiàn)場(chǎng)可編程門(mén)陣列芯片。

【專利附圖】

【附圖說(shuō)明】
[0033] 圖1為現(xiàn)有技術(shù)提供的多屏控制器示意圖；
[0034] 圖2為本實(shí)用新型實(shí)施例提供的多屏控制器示意圖；
[0035] 圖3為本實(shí)用新型實(shí)施例提供的另一個(gè)多屏控制器示意圖。

【具體實(shí)施方式】
[0036] 本實(shí)用新型實(shí)施例提供了一種多屏控制器，解決了現(xiàn)有技術(shù)中存在的輸出畫(huà)面同 步性差的問(wèn)題。
[0037] 下面結(jié)合附圖對(duì)本實(shí)用新型實(shí)施例作具體說(shuō)明。
[0038] 本實(shí)用新型實(shí)施例提供了一種多屏控制器，如圖2所示，該多屏控制器包括：
[0039] 控制芯片201，處理器202,和N個(gè)輸出芯片2031?203N，N為正整數(shù)；
[0040] 處理器202,用于接收至少一路視頻數(shù)據(jù)。
[0041] 控制芯片201，用于向處理器202發(fā)送控制指令，控制指令用于指示顯示至少一路 視頻數(shù)據(jù)的拼接屏的顯示區(qū)域，拼接屏的顯示區(qū)域與輸出芯片2031?203N -一對(duì)應(yīng)。
[0042] 其中，控制芯片201接收控制信號(hào)，用于根據(jù)控制信號(hào)向處理器202發(fā)送控制指 令。
[0043] 處理器202接收控制芯片201發(fā)送的控制指令；若控制指令指示顯示至少一路視 頻數(shù)據(jù)的拼接屏的顯示區(qū)域?yàn)橹辽賰蓚€(gè)，處理器202對(duì)至少一路視頻數(shù)據(jù)中的分辨率進(jìn)行 放大，按照控制指令指示的顯示區(qū)域數(shù)量，將分辨率放大后的視頻數(shù)據(jù)分割為至少兩路，并 將分割得到的每路視頻數(shù)據(jù)分別發(fā)送給控制指令指示的顯示區(qū)域?qū)?yīng)的輸出芯片。
[0044] 輸出芯片，用于將接收到處理器202發(fā)送的視頻數(shù)據(jù)輸出。
[0045] 其中，本實(shí)用新型中對(duì)至少一路視頻數(shù)據(jù)中的分辨率進(jìn)行放大，按照控制指令指 示的顯示區(qū)域數(shù)量，將分辨率放大后的視頻數(shù)據(jù)分割為至少兩路是現(xiàn)有技術(shù)中存在的處理 方式，本實(shí)用新型是將這種處理方式通過(guò)處理器實(shí)現(xiàn)并應(yīng)用到多屏控制器中。
[0046] 通過(guò)上述實(shí)施例，本實(shí)用新型采用處理器對(duì)接收到的視頻數(shù)據(jù)中的分辨率進(jìn)行放 大，然后根據(jù)控制指令指示的顯示區(qū)域數(shù)量，將分辨率放大后的視頻數(shù)據(jù)分割為至少兩路， 并將分割后視頻數(shù)據(jù)直接輸出。由于分辨率放大等處理都在分割之前進(jìn)行，在分割后并不 對(duì)每部分單獨(dú)處理，保證了輸出芯片接收到各部分視頻數(shù)據(jù)的同步性。本實(shí)用新型的改進(jìn) 還在于通過(guò)利用處理器來(lái)代替現(xiàn)有技術(shù)中的交換芯片以及輸出處理芯片，來(lái)對(duì)視頻數(shù)據(jù)進(jìn) 行處理。
[0047] 具體的，處理器202包括至少N個(gè)輸出接口，該處理器202通過(guò)該至少N個(gè)輸出接 口與N個(gè)輸出芯片2031?203N--相連。則控制指令用于指示顯示至少一路視頻數(shù)據(jù) 的拼接屏的顯示區(qū)域，即該控制命令用于指示上述至少一路視頻數(shù)據(jù)從對(duì)應(yīng)的輸出接口輸 出，從而在輸出芯片接收到視頻數(shù)據(jù)后，發(fā)送給拼接屏以將該視頻數(shù)據(jù)顯示在該輸出芯片 對(duì)應(yīng)的顯示區(qū)域。
[0048] 較佳的，該拼接屏包括多個(gè)單屏，每個(gè)單屏可以劃分為多個(gè)顯示區(qū)域。上述顯示區(qū) 域可以是單屏的整個(gè)顯示區(qū)域，也可以是一個(gè)單屏的一個(gè)顯示區(qū)域。該拼接屏還可以包括 一個(gè)單屏，該單屏可以劃分為多個(gè)顯示區(qū)域，上述顯示區(qū)域是單屏的一個(gè)顯示區(qū)域。
[0049] 較佳的，若指示命令指示顯示至少兩路視頻數(shù)據(jù)的拼接屏的顯示區(qū)域?yàn)橐粋€(gè)，處 理器202將至少兩路視頻數(shù)據(jù)進(jìn)行縮小、拼接和疊加處理，并將處理后的視頻數(shù)據(jù)發(fā)送給 控制指令指示的顯示區(qū)域?qū)?yīng)的輸出芯片。
[0050] 單輸出屏開(kāi)窗數(shù)是指一個(gè)顯示屏分割為多個(gè)不同的顯示區(qū)域，用于顯示相同或者 不同的視頻數(shù)據(jù)。
[0051] 較佳的，該多屏控制器還包括：
[0052] Μ個(gè)采集芯片，與Μ個(gè)采集芯片一一對(duì)應(yīng)的視頻預(yù)處理器；
[0053] 每個(gè)采集芯片采集一路視頻數(shù)據(jù)，并將采集的一路視頻數(shù)據(jù)傳輸給對(duì)應(yīng)的視頻預(yù) 處理器；
[0054] 每個(gè)視頻預(yù)處理器對(duì)接收到的一路視頻數(shù)據(jù)進(jìn)行視頻預(yù)處理后，將視頻預(yù)處理后 的一路視頻數(shù)據(jù)傳輸給處理器。
[0055] 其中，視頻預(yù)處理包括對(duì)視頻數(shù)據(jù)進(jìn)行格式轉(zhuǎn)換、顏色空間轉(zhuǎn)換等。
[0056] 其中，上述控制命令還用于指示對(duì)應(yīng)的采集芯片采集數(shù)據(jù)。
[0057] 上述Μ個(gè)采集芯片可以不同，可以用于采集不同的格式的視頻數(shù)據(jù)，例如： VGA(Video Graphics Array，視頻圖像陣列）、DVI (Digital Visual Interface，數(shù)字視頻 接口）、CVBS(Composite Video Broadcast Signal,復(fù)合視頻廣播信號(hào)）等視頻源。
[0058] 較佳的，上述視頻預(yù)處理器及與視頻預(yù)處理器相連的采集芯片集成在一個(gè)芯片 上。
[0059] 較佳的，該多屏控制器還包括：
[0060] 與控制芯片201連接的至少一個(gè)采集芯片；
[0061] 采集芯片，用于采集一路視頻數(shù)據(jù)，并將采集到的一路視頻數(shù)據(jù)傳輸給控制芯 片；
[0062] 控制芯片201，還用于對(duì)采集芯片采集到的視頻數(shù)據(jù)進(jìn)行視頻預(yù)處理。
[0063] 基于上述任意實(shí)施例，較佳的，控制芯片還用于，接收網(wǎng)絡(luò)視頻碼流數(shù)據(jù)，并對(duì)接 收到的網(wǎng)絡(luò)視頻碼流數(shù)據(jù)進(jìn)行解碼，并將解碼后的網(wǎng)絡(luò)視頻碼流數(shù)據(jù)發(fā)送給處理器。
[0064] 其中，上述網(wǎng)絡(luò)視頻碼流數(shù)據(jù)可以是以太網(wǎng)視頻數(shù)據(jù)碼流或者3G網(wǎng)絡(luò)視頻碼流 數(shù)據(jù)等等，此處本實(shí)用新型不做具體限定。
[0065] 控制芯片201對(duì)接收到的網(wǎng)絡(luò)視頻碼流數(shù)據(jù)進(jìn)行解碼，并將解碼后的網(wǎng)絡(luò)視頻碼 流數(shù)據(jù)發(fā)送給處理器，由于處理器本身不具有拉流解碼能力，通過(guò)控制芯片解碼，送入處理 器，并與其他視頻同時(shí)處理，增加產(chǎn)品整體性能。
[0066] 基于上述任意實(shí)施例，較佳的，控制芯片201為片上系統(tǒng)S0C芯片。
[0067] 其中，S0C芯片可以是--8168芯片，該芯片集成有解碼模塊和ARM(精簡(jiǎn)指令集計(jì) 算機(jī)微處理器）內(nèi)核等，外圍接口有視頻采集口、網(wǎng)絡(luò)接口和PCIe2.0(接口標(biāo)準(zhǔn)）接口。
[0068] 基于上述任意實(shí)施例，較佳的，處理器202為FPGA現(xiàn)場(chǎng)可編程門(mén)陣列芯片。
[0069] 該FPGA具有豐富的輸入輸出接口、多路SerdeS(串行器/解串器）接口、支持 PCIe2. 0協(xié)議，指示高速外部存儲(chǔ)器接口和超大規(guī)模的邏輯資源。比如Altera的StratixIV 系列的FPGA，該FPGA有近500個(gè)輸入輸出接口、有PCIe2. 0,有16對(duì)serdes接口，支持 DDR3 (第三代雙倍數(shù)據(jù)率同步動(dòng)態(tài)堆積存取存儲(chǔ)器）等。
[0070] 較佳的，視頻預(yù)處理器為FPGA。
[0071] 下面結(jié)合具體應(yīng)用場(chǎng)景對(duì)本實(shí)用新型實(shí)施例作具體說(shuō)明。
[0072] 多屏處理器由四部分組成。第一部分為視頻采集部分，第二部分為控制部分，第 三部分為視頻處理部分，第四部分為視頻輸出部分。第一部分由采集芯片和視頻預(yù)處理器 構(gòu)成，第二部分由控制芯片構(gòu)成，此處以Ti8168芯片為例，該--8168芯片集成有解碼模塊 和ARM模塊，外圍接口有視頻采集口、網(wǎng)絡(luò)接口和PCI2. 0接口；第三部分由處理器構(gòu)成，此 處以Altera的StratixIV系列的FPGA為例，第四部分由輸出芯片構(gòu)成。上述Altera的 StratixlIV系列的FPGA包括近500個(gè)輸入輸出接口，支持PCIe2. 0,有16對(duì)serdes，支持 DDR3 等。
[0073] 下面以圖3為例，視頻采集部分包括9個(gè)采集芯片，9個(gè)視頻預(yù)處理器，采集芯片 3011-3019,視頻預(yù)處理器3021?3029,控制部分包括控制芯片303,視頻處理部分包括處 理器304,視頻輸出部分包括9個(gè)輸出芯片，輸出芯片3051?3059。
[0074] 9個(gè)采集芯片與9個(gè)視頻預(yù)處理器--相連，控制芯片303為--8168芯片構(gòu)成，處 理器304由Altera的StratixIV系列的FPGA構(gòu)成。處理器304包括16對(duì)serdes接口， 輸入serdes接口 II?116,輸出serdes接口 01?016,9個(gè)視頻預(yù)處理器3021?3029 與處理器的9個(gè)視頻輸入所需要的serdes接口 II?19相連。上述9個(gè)輸出芯片3051? 3059分別與處理器的9個(gè)視頻輸出所需要的serdes接口相連。
[0075] 控制芯片303通過(guò)網(wǎng)絡(luò)接口接收控制信號(hào)，根據(jù)接收到的控制信號(hào)通過(guò)控制芯片 303的PCIe2. 0接口向視頻采集部分及處理器發(fā)送控制命令?？刂泼钪甘疽曨l采集的部 分中具體哪個(gè)或者哪幾個(gè)采集芯片采集視頻數(shù)據(jù)，用于指示處理器304對(duì)采集芯片采集的 視頻數(shù)據(jù)作如何處理，處理后的視頻數(shù)據(jù)具體從哪個(gè)接口輸出。
[0076] 若控制指令指示顯示至少一路視頻數(shù)據(jù)的拼接屏的顯示區(qū)域?yàn)橹辽賰蓚€(gè)，處理器 304用于對(duì)至少一路視頻數(shù)據(jù)中的分辨率進(jìn)行放大，按照控制指令指示的顯示區(qū)域數(shù)量，將 分辨率放大后的視頻數(shù)據(jù)分割為至少兩路，并將分割得到的每路視頻數(shù)據(jù)分別發(fā)送給控制 指令指示的顯示區(qū)域?qū)?yīng)的輸出芯片。
[0077] 例如：控制芯片303發(fā)送控制指令指示采集芯片3011接收一路視頻數(shù)據(jù)，并向處 理器發(fā)送控制指令指示該一路視頻數(shù)據(jù)分割為9部分，并在輸出接口 01?09輸出。接收到 控制指令的采集芯片3011采集一路視頻數(shù)據(jù)，并將該數(shù)據(jù)傳輸給處理器304。處理器304 對(duì)該采集到的一路視頻數(shù)據(jù)進(jìn)行分辨率放大，并將放大后的視頻數(shù)據(jù)分割為9部分，通過(guò) 輸出接口 01?09發(fā)送給與其連接的輸出芯片3051?3059,。輸出芯片3051?3059對(duì)接 收到的視頻數(shù)據(jù)進(jìn)行格式轉(zhuǎn)換，并將轉(zhuǎn)換后的視頻數(shù)據(jù)輸出，從而在拼接屏的9個(gè)顯示區(qū) 域分開(kāi)顯示該分割后的各部分視頻數(shù)據(jù)。
[0078] 其中，輸出芯片3051?3059還將視頻數(shù)據(jù)的格式轉(zhuǎn)換為T(mén)MDS格式的視頻輸出。
[0079] 若控制指令指示多個(gè)采集芯片采集數(shù)據(jù)，并指示處理器將該多個(gè)采集芯片采集的 視頻數(shù)據(jù)進(jìn)行縮放、拼接、疊加處理，并將處理后的視頻數(shù)據(jù)從其中一個(gè)輸出接口輸出。
[0080] 例如：控制芯片303發(fā)送控制指令指示采集芯片3011?3019分別接收一路數(shù)據(jù)， 并向處理器發(fā)送控制指令指示該9路數(shù)據(jù)拼接為1部分，并在輸出接口 01輸出。采集芯片 3011?3019根據(jù)控制指令分別采集一路視頻數(shù)據(jù)，處理器304根據(jù)接收到的控制指令將該 多個(gè)采集芯片采集的視頻數(shù)據(jù)進(jìn)行縮放、拼接、疊加處理，并將處理后的視頻數(shù)據(jù)從控制指 令指示的輸出接口 01輸出給輸出芯片3051，輸出芯片3051在接收到視頻數(shù)據(jù)后進(jìn)行格式 轉(zhuǎn)換，并將轉(zhuǎn)化后的視頻數(shù)據(jù)輸出。以使在拼接屏的一個(gè)顯示區(qū)域進(jìn)行顯示。
[0081] 上述實(shí)施例提供的多屏控制器能夠?qū)崿F(xiàn)采集16路視頻數(shù)據(jù)，處理器能夠同時(shí)處 理多個(gè)視頻數(shù)據(jù)，畫(huà)面輸出完全同步。
[0082] 較佳的，上述實(shí)施例提供的多屏控制器，還包括與控制芯片相連的采集芯片，用于 采集視頻數(shù)據(jù)?？刂菩酒€用于對(duì)接收到的視頻數(shù)據(jù)進(jìn)行視頻預(yù)處理，并將預(yù)處理后的視 頻數(shù)據(jù)通過(guò)PCIe2. 0接口傳輸給處理器。
[0083] 上述控制芯片303還用于接收網(wǎng)絡(luò)視頻碼流數(shù)據(jù)，并對(duì)接收到的網(wǎng)絡(luò)視頻碼流數(shù) 據(jù)進(jìn)行解碼，并將解碼后的網(wǎng)絡(luò)視頻碼流數(shù)據(jù)傳輸給處理器。
[0084] 其中，網(wǎng)絡(luò)視頻碼流數(shù)據(jù)可以是以太網(wǎng)視頻數(shù)據(jù)碼流也可以是3G網(wǎng)絡(luò)視頻碼流 數(shù)據(jù)等等。
[0085] 盡管已描述了本實(shí)用新型的優(yōu)選實(shí)施例，但本領(lǐng)域內(nèi)的技術(shù)人員一旦得知了基本 創(chuàng)造性概念，則可對(duì)這些實(shí)施例作出另外的變更和修改。所以，所附權(quán)利要求意欲解釋為包 括優(yōu)選實(shí)施例以及落入本實(shí)用新型范圍的所有變更和修改。
[0086] 顯然，本領(lǐng)域的技術(shù)人員可以對(duì)本實(shí)用新型進(jìn)行各種改動(dòng)和變型而不脫離本實(shí)用 新型的精神和范圍。這樣，倘若本實(shí)用新型的這些修改和變型屬于本實(shí)用新型權(quán)利要求及 其等同技術(shù)的范圍之內(nèi)，則本實(shí)用新型也意圖包含這些改動(dòng)和變型在內(nèi)。
【權(quán)利要求】
1. 一種多屏控制器，其特征在于，包括： 控制芯片，處理器，和N個(gè)輸出芯片，所述N為正整數(shù)； 所述處理器，用于接收至少一路視頻數(shù)據(jù)； 所述控制芯片，用于向所述處理器發(fā)送控制指令，所述控制指令用于指示顯示所述至 少一路視頻數(shù)據(jù)的拼接屏的顯示區(qū)域，所述拼接屏的顯示區(qū)域與輸出芯片一一對(duì)應(yīng)； 所述處理器還用于，接收所述控制芯片發(fā)送的控制指令；若所述控制指令指示顯示所 述至少一路視頻數(shù)據(jù)的拼接屏的顯示區(qū)域?yàn)橹辽賰蓚€(gè)，對(duì)所述至少一路視頻數(shù)據(jù)中的分辨 率進(jìn)行放大，按照所述控制指令指示的顯示區(qū)域數(shù)量，將分辨率放大后的視頻數(shù)據(jù)分割為 至少兩路，并將分割得到的每路視頻數(shù)據(jù)分別發(fā)送給所述控制指令指示的顯示區(qū)域?qū)?yīng)的 輸出芯片； 所述輸出芯片，用于將接收到所述處理器發(fā)送的視頻數(shù)據(jù)輸出。
2. 如權(quán)利要求1所述的多屏控制器，其特征在于，還包括： Μ個(gè)采集芯片，與Μ個(gè)采集芯片一一對(duì)應(yīng)的視頻預(yù)處理器； 每個(gè)采集芯片采集一路視頻數(shù)據(jù)，并將采集的一路視頻數(shù)據(jù)傳輸給對(duì)應(yīng)的視頻預(yù)處理 器； 每個(gè)視頻預(yù)處理器對(duì)接收到的一路視頻數(shù)據(jù)進(jìn)行視頻預(yù)處理后，將視頻預(yù)處理后的一 路視頻數(shù)據(jù)傳輸給所述處理器。
3. 如權(quán)利要求2所述的多屏控制器，其特征在于，還包括： 與所述控制芯片連接的至少一個(gè)采集芯片； 所述采集芯片，用于采集一路視頻數(shù)據(jù)，并將采集到的一路視頻數(shù)據(jù)傳輸給所述控制 -Η-* LL 心片； 所述控制芯片，還用于對(duì)所述采集芯片采集到的視頻數(shù)據(jù)進(jìn)行視頻預(yù)處理。
4. 如權(quán)利要求1?3任一項(xiàng)所述的多屏控制器，其特征在于，所述控制芯片還用于，接 收網(wǎng)絡(luò)視頻碼流數(shù)據(jù)，對(duì)接收到的網(wǎng)絡(luò)視頻碼流數(shù)據(jù)進(jìn)行解碼，并將解碼后的網(wǎng)絡(luò)視頻碼 流數(shù)據(jù)發(fā)送給所述處理器。
5. 如權(quán)利要求3所述的多屏控制器，其特征在于，所述視頻預(yù)處理器及與所述視頻預(yù) 處理器相連的采集芯片集成在一個(gè)芯片上。
6. 如權(quán)利要求1所述的多屏控制器，其特征在于，所述控制芯片為片上系統(tǒng)SOC芯片。
7. 如權(quán)利要求1所述的多屏控制器，所述處理器為FPGA現(xiàn)場(chǎng)可編程門(mén)陣列芯片。
8. 如權(quán)利要求3所述的多屏控制器，所述視頻預(yù)處理器為FPGA現(xiàn)場(chǎng)可編程門(mén)陣列芯 片。
【文檔編號(hào)】H04N5/268GK203912066SQ201420350436
【公開(kāi)日】2014年10月29日 申請(qǐng)日期:2014年6月26日 優(yōu)先權(quán)日:2014年6月26日
【發(fā)明者】王佑卿, 廖勝軍, 張興明 申請(qǐng)人:浙江大華技術(shù)股份有限公司