專利名稱：數(shù)據(jù)編碼裝置及數(shù)字碼解碼裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)字編碼裝置及數(shù)字碼解碼裝置的改進(jìn)，具體地說(shuō)，是涉及壓縮這類裝置所具有的邏輯表的規(guī)模的問(wèn)題。
以往用于對(duì)圖像數(shù)據(jù)進(jìn)行壓縮及擴(kuò)展的數(shù)字碼解碼裝置，已在(例如)特開平6—165112號(hào)公報(bào)等中公開發(fā)表。現(xiàn)將以往的數(shù)字碼解碼裝置的基本結(jié)構(gòu)示于圖10。圖中，14是離散余弦變換電路(Dis-crete Cosine Transform，以下簡(jiǎn)稱DCT電路)，15是量化電路，16是可變碼長(zhǎng)編碼電路(Variable Length Coder，以下簡(jiǎn)稱VLC電路)。17.是離散余弦逆變電路(Inverse Discrete CosineTransform，以下簡(jiǎn)稱IDCT電路)，18是量化逆變電路，19是可變碼長(zhǎng)解碼電路(Variable Length Decoder，以下簡(jiǎn)稱VLD電路)，20是內(nèi)部設(shè)有VLC電路16及VLD電路19的電路。
在圖10中，DCT電路14對(duì)圖像數(shù)據(jù)的亮度信號(hào)或色差信號(hào)進(jìn)行離散余弦變換，并輸出AC系數(shù)。量化電路15使DCT電路14輸出的AC系數(shù)量化。VLC電路16將來(lái)自量化電路15的AC系數(shù)編成可變字長(zhǎng)霍夫曼碼后，對(duì)數(shù)據(jù)進(jìn)行進(jìn)一步壓縮，同時(shí)將該可變字長(zhǎng)AC碼存儲(chǔ)成定長(zhǎng)碼，然后將該定長(zhǎng)碼輸出給圖中未示出的外部記錄裝置。
反之，VLD電路19從圖中未示出的外部記錄裝置接收定長(zhǎng)AC碼，并將該定長(zhǎng)AC碼(霍夫曼碼)變換成可變長(zhǎng)AC碼，同時(shí)對(duì)該可變碼長(zhǎng)霍夫曼碼進(jìn)行解碼擴(kuò)展，輸出AC數(shù)字碼。量化逆變電路18使來(lái)自VLD電路19的AC數(shù)字碼進(jìn)行量化逆變擴(kuò)展。IDCT電路17對(duì)于經(jīng)過(guò)量化逆變后的AC數(shù)字碼進(jìn)行離散余弦逆變，獲得圖像數(shù)據(jù)的亮度信號(hào)或色差信號(hào)，并輸出這兩個(gè)信號(hào)，例如，將這兩個(gè)信號(hào)輸出給外部的布朗管等圖像顯示裝置。
圖7表示圖10所示的編碼裝置中的VLC電路16的結(jié)構(gòu)，1是判斷電路，2是碼位長(zhǎng)度計(jì)數(shù)器，3是AC碼表，4是二維霍夫曼編碼電路，7是存儲(chǔ)電路，12是碼長(zhǎng)計(jì)算電路，13是AC碼長(zhǎng)表。
在圖7所示的VLC電路16中，判斷電路1連續(xù)接收由零或非零值構(gòu)成的AC數(shù)字碼，判斷各AC數(shù)字碼是否為0。碼位長(zhǎng)度計(jì)數(shù)電路2對(duì)于經(jīng)過(guò)判斷電路1判斷過(guò)的連續(xù)的0的個(gè)數(shù)進(jìn)行計(jì)數(shù)。將非0的AC數(shù)字碼定義為數(shù)值、將連續(xù)的0的個(gè)數(shù)定義為零位長(zhǎng)，如圖11所示，由此可獲得該零位長(zhǎng)與數(shù)值的組合碼。這種組合碼與可變碼長(zhǎng)AC碼的對(duì)應(yīng)關(guān)系預(yù)先存儲(chǔ)在AC碼表3中。另外，上述各組合碼和與其對(duì)應(yīng)的可變碼長(zhǎng)AC碼的碼長(zhǎng)之間的對(duì)應(yīng)關(guān)系預(yù)先存儲(chǔ)在AC碼長(zhǎng)表13中。上述獲得的各組合碼被輸入到二維霍夫曼編碼電路4及碼長(zhǎng)計(jì)算電路12中，編碼電路4根據(jù)AC碼表3，輸出與零位長(zhǎng)和數(shù)值的組合碼相對(duì)應(yīng)的可變碼長(zhǎng)AC碼。碼長(zhǎng)計(jì)算電路12根據(jù)AC碼長(zhǎng)表13，如圖11所示，輸出與零位長(zhǎng)和數(shù)值的組合相對(duì)應(yīng)的可變碼長(zhǎng)的碼長(zhǎng)。存儲(chǔ)電路7接收來(lái)自二維霍夫曼編碼電路4的可變碼長(zhǎng)AC碼、以及來(lái)自碼長(zhǎng)計(jì)算電路12的碼長(zhǎng)，并將它們存儲(chǔ)成固定碼長(zhǎng)AC碼(如圖12所示)。圖12表示13個(gè)可變碼長(zhǎng)A—M被存儲(chǔ)成3個(gè)固定碼長(zhǎng)后的狀態(tài)。該圖中的可變碼長(zhǎng)AC碼E的一部分E1被存儲(chǔ)在第1固定碼長(zhǎng)AC碼內(nèi)，其余部分E2被存儲(chǔ)在第2固定碼長(zhǎng)AC碼的開頭部分。
圖8表示圖10所示的編碼裝置中的VLD電路17的結(jié)構(gòu)。該圖中，5是碼長(zhǎng)計(jì)算電路，6是AC碼長(zhǎng)表，9是二維霍夫曼解碼電路，10是碼長(zhǎng)變換電路，11是AC碼逆變表。
在圖8所示的VLD電路中，碼長(zhǎng)計(jì)算電路8根據(jù)AC碼長(zhǎng)表6，從固定碼長(zhǎng)AC碼算出它所包含的可變碼長(zhǎng)AC碼的碼長(zhǎng)。碼長(zhǎng)變換電路10輸入固定碼長(zhǎng)AC碼和來(lái)自碼長(zhǎng)計(jì)算電路8的碼長(zhǎng)，變換成可變碼長(zhǎng)AC碼。二維霍夫曼解碼電路9根據(jù)AC碼逆變表11，將來(lái)自碼長(zhǎng)變換電路10的可變碼長(zhǎng)AC碼變換成零位長(zhǎng)和數(shù)值的組合碼。
圖9表示圖10所示的編碼裝置中的VLC電路16及VLD電路17所用的4種邏輯表的一覽表。在圖9中，可變碼長(zhǎng)編碼表T1與AC碼表3相對(duì)應(yīng)，輸入零位長(zhǎng)與數(shù)值的組合碼，輸出可變碼長(zhǎng)碼。碼長(zhǎng)表T2與AC碼長(zhǎng)表13相對(duì)應(yīng)，輸入零位長(zhǎng)和數(shù)值的組合碼，輸出碼長(zhǎng)。碼長(zhǎng)表T3與AC碼長(zhǎng)表6相對(duì)應(yīng)，輸入可變碼長(zhǎng)碼，輸出其碼長(zhǎng)?？勺兇a長(zhǎng)碼譯碼表T4與AC碼逆變表11相對(duì)應(yīng)，輸入可變碼長(zhǎng)碼，輸出零位長(zhǎng)和數(shù)值的組合碼。
可是，在上述以往的數(shù)字碼解碼裝置的情況下，在VLC電路16中，例如將碼長(zhǎng)表的最大零位長(zhǎng)設(shè)定為63，最大值為255，最大碼長(zhǎng)為16，當(dāng)在由RAM或ROM構(gòu)成該碼長(zhǎng)表時(shí)，如果還含有非零位長(zhǎng)的AC碼及非數(shù)值的AC碼，則需要64×256＝16384個(gè)字，設(shè)1個(gè)字平均位數(shù)為5位，則必須有16384×5＝81920位數(shù)，其規(guī)模很大，與此相伴，還存在與該碼長(zhǎng)表有關(guān)的電路規(guī)模大，以及電力消耗大的問(wèn)題。
以往采用下述方法壓縮邏輯表的規(guī)模，即(Z，V)＝(Z—1，0)＋(0，V)(式中Z表示零位長(zhǎng)，V表示數(shù)值)如圖13所示，當(dāng)零位長(zhǎng)為“10”、數(shù)值為“2”時(shí)，如圖13及下式所示，可劃分為(10，2)＝(9，0)＋(0，2)如果采用這種方法，所需要的邏輯表為62＋255＝317個(gè)字，即使這樣，字?jǐn)?shù)仍然很多。
本發(fā)明的目的在于在備有對(duì)數(shù)據(jù)進(jìn)行編碼的VLC電路的數(shù)字編碼裝置及數(shù)字碼解碼裝置中，壓縮在其VLC電路所用的邏輯表(碼長(zhǎng)表)的規(guī)模。
為了達(dá)到上述目的，在本發(fā)明中，作為碼長(zhǎng)表，不是存儲(chǔ)AC數(shù)字碼(變換數(shù)字碼)的零位長(zhǎng)和數(shù)值的組合碼與碼長(zhǎng)的對(duì)應(yīng)關(guān)系，而是存儲(chǔ)可變碼長(zhǎng)碼與其碼長(zhǎng)的對(duì)應(yīng)關(guān)系。
即，本發(fā)明的數(shù)字編碼裝置備有正交變換電路和可變碼長(zhǎng)編碼電路，上述正交變換電路通過(guò)對(duì)數(shù)據(jù)進(jìn)行正交變換，分別獲得由零或非零數(shù)值構(gòu)成的多個(gè)變換數(shù)字碼，并輸出這些變換數(shù)字碼；上述可變碼長(zhǎng)編碼電路將由正交變換電路獲得的變換數(shù)字碼變換成可變碼長(zhǎng)碼，并將該可變碼長(zhǎng)碼存儲(chǔ)成固定碼長(zhǎng)碼，再將該固定碼長(zhǎng)碼輸出到外部。該數(shù)字編碼裝置的特征為上述可變碼長(zhǎng)編碼電路備有編碼電路、碼長(zhǎng)計(jì)算電路和存儲(chǔ)電路，上述編碼電路輸入規(guī)定變換數(shù)字碼中連續(xù)的零的個(gè)數(shù)和數(shù)值的組合碼與可變碼長(zhǎng)碼的對(duì)應(yīng)關(guān)系的第1邏輯表、以及將來(lái)自正交變換電路的變換數(shù)字碼，根據(jù)上述第1邏輯表，將該變換數(shù)字碼中連續(xù)的零的個(gè)數(shù)和數(shù)值的組合碼變換成可變碼長(zhǎng)碼；上述碼長(zhǎng)計(jì)算電路輸入規(guī)定可變碼長(zhǎng)碼與其碼長(zhǎng)的對(duì)應(yīng)關(guān)系的第2邏輯表、以及來(lái)自編碼電路的可變碼長(zhǎng)碼，并根據(jù)第2邏輯表，算出該可變碼長(zhǎng)碼的碼長(zhǎng)；上述存儲(chǔ)電路輸入由編碼電路變換的可變碼長(zhǎng)碼、以及由碼長(zhǎng)計(jì)算電路算出的碼長(zhǎng)，根據(jù)該碼長(zhǎng)，將可變碼長(zhǎng)碼存儲(chǔ)成固定碼長(zhǎng)碼。
本發(fā)明的數(shù)字碼解碼裝置備有正交變換電路、可變碼長(zhǎng)編碼電路、可變碼長(zhǎng)解碼電路、以及正交逆變電路，上述正交變換電路通過(guò)對(duì)數(shù)據(jù)進(jìn)行正交變換，分別獲得由零或非零數(shù)值構(gòu)成的多個(gè)變換數(shù)字碼，并輸出這些變換數(shù)字碼；上述可變碼長(zhǎng)編碼電路將來(lái)自正交變換電路的變換數(shù)字碼變換成可變碼長(zhǎng)碼，將該可變碼長(zhǎng)碼存儲(chǔ)成固定碼長(zhǎng)碼，再將該固定碼長(zhǎng)碼輸出到外部；上述可變碼長(zhǎng)解碼電路從外部輸入固定碼長(zhǎng)碼，將該固定碼長(zhǎng)碼變換成由零或非零數(shù)值構(gòu)成的多個(gè)變換數(shù)字碼；上述正交逆變電路對(duì)由可變碼長(zhǎng)解碼電路變換的零或數(shù)值進(jìn)行正交逆變。該數(shù)字碼解碼裝置的特征為上述可變碼長(zhǎng)編碼電路備有編碼電路、碼長(zhǎng)計(jì)算電路和存儲(chǔ)電路，該編碼電路輸入規(guī)定變換數(shù)字碼中的連續(xù)的零的個(gè)數(shù)和數(shù)值的組合碼與可變碼長(zhǎng)碼的對(duì)應(yīng)關(guān)系的第1邏輯表、以及將來(lái)自正交變換電路的變換數(shù)字碼，根據(jù)該第1邏輯表，將該變換數(shù)字碼中的連續(xù)的零的個(gè)數(shù)和數(shù)值的組合碼變換成可變碼長(zhǎng)碼；上述碼長(zhǎng)計(jì)算電路輸入規(guī)定可變碼長(zhǎng)碼與碼長(zhǎng)的對(duì)應(yīng)關(guān)系的第2邏輯表、以及將來(lái)自編碼電路的可變碼長(zhǎng)碼，根據(jù)第2邏輯表，算出該可變碼長(zhǎng)碼的碼長(zhǎng)；上述存儲(chǔ)電路輸入由編碼電路變換的可變碼長(zhǎng)碼、以及由碼長(zhǎng)計(jì)算電路算出的碼長(zhǎng)，根據(jù)該碼長(zhǎng)，將可變碼長(zhǎng)碼存儲(chǔ)成固定碼長(zhǎng)碼；而上述可變碼長(zhǎng)解碼電路備有碼長(zhǎng)計(jì)算電路，碼長(zhǎng)變換電路及解碼電路，上述碼長(zhǎng)計(jì)算電路輸入規(guī)定可變碼長(zhǎng)碼與其碼長(zhǎng)的對(duì)應(yīng)關(guān)系的第3邏輯表、以及將來(lái)自外部的固定碼長(zhǎng)碼，根據(jù)第3邏輯表算出該固定碼長(zhǎng)碼所包含的可變碼長(zhǎng)碼的碼長(zhǎng)；上述碼長(zhǎng)變換電路輸入來(lái)自外部的固定碼長(zhǎng)碼、以及由碼長(zhǎng)計(jì)算電路算出的碼長(zhǎng)，根據(jù)該輸入的碼長(zhǎng)，從固定碼長(zhǎng)碼中變換成可變碼長(zhǎng)碼；上述解碼電路輸入可變碼長(zhǎng)碼與規(guī)定變換數(shù)字碼中的連續(xù)的零的個(gè)數(shù)和數(shù)值的組合碼的對(duì)應(yīng)關(guān)系的第4邏輯表，根據(jù)該第4邏輯表，將由碼長(zhǎng)變換電路變換的可變碼長(zhǎng)碼變換成零及非零數(shù)值。
另外，本發(fā)明的特征為在上述數(shù)字碼解碼裝置中，可變碼長(zhǎng)編碼電路中的碼長(zhǎng)計(jì)算電路兼作可變碼長(zhǎng)解碼電路中的碼長(zhǎng)計(jì)算電路之用，第2邏輯表兼作第3邏輯表之用。
由于具有上述結(jié)構(gòu)，在本發(fā)明的數(shù)字編碼裝置及數(shù)字碼解碼裝置中，第2邏輯表(碼長(zhǎng)表)存有由編碼電路編成的可變碼長(zhǎng)碼與其碼長(zhǎng)的對(duì)應(yīng)關(guān)系，所以與存儲(chǔ)變換數(shù)字碼中的零位長(zhǎng)和數(shù)值的組合碼與碼長(zhǎng)的對(duì)應(yīng)關(guān)系的情況相比較，前者能有效地壓縮了該邏輯表及與該邏輯表有關(guān)的電路規(guī)模，同時(shí)能降低電力消耗。
在本發(fā)明的數(shù)字碼解碼裝置中，VLC電路和VLD電路共用碼長(zhǎng)計(jì)算電路及該碼長(zhǎng)計(jì)算電路所用的邏輯表，因此能進(jìn)一步壓縮邏輯表及與該邏輯表有關(guān)的電路的規(guī)模，同時(shí)能降低電力消耗。
參照附圖閱讀下面的詳細(xì)說(shuō)明，就會(huì)進(jìn)一步澈底了解本發(fā)明的上述目的和新的特征。
附圖表示本發(fā)明的最佳實(shí)施例。
圖1是本發(fā)明的數(shù)字碼解碼裝置的總體結(jié)構(gòu)框圖。
圖2是本發(fā)明的第1實(shí)施例中的可變碼長(zhǎng)編碼電路圖。
圖3是本發(fā)明的第2實(shí)施例中的可變碼長(zhǎng)編碼電路及可變碼長(zhǎng)解碼電路圖。
圖4是本發(fā)明的可變碼長(zhǎng)編碼電路及可變碼長(zhǎng)解碼電路所備有的各邏輯表的說(shuō)明圖。
圖5是本發(fā)明的可變碼長(zhǎng)編碼電路中的可變碼長(zhǎng)碼與其碼長(zhǎng)的對(duì)應(yīng)關(guān)系的說(shuō)明圖。
圖6(a)是本發(fā)明的AC碼長(zhǎng)表的具體結(jié)構(gòu)圖，(b)表示可變碼長(zhǎng)碼倒數(shù)位數(shù)部分與其碼長(zhǎng)的對(duì)應(yīng)關(guān)系，(C)表示AC碼長(zhǎng)表的輸入端子及輸出端子與可變碼長(zhǎng)碼倒數(shù)位數(shù)部分及其碼長(zhǎng)的對(duì)應(yīng)關(guān)系，(d)是用邏輯式表示的可變碼長(zhǎng)碼的倒數(shù)位數(shù)部分與其碼長(zhǎng)的對(duì)應(yīng)關(guān)系。
圖7是舊有示例中的可變碼長(zhǎng)編碼電路圖。
圖8是舊有示例中的可變碼長(zhǎng)解碼電路圖。
圖9是舊有示例中的可變碼長(zhǎng)編碼電路及可變碼長(zhǎng)解碼電路所備有的邏輯表的說(shuō)明圖。
圖10是舊有示例中的數(shù)字碼解碼裝置的總體結(jié)構(gòu)框圖。
圖11是表示本發(fā)明及舊有示例中的AC數(shù)字碼及AC數(shù)字碼中的零位碼長(zhǎng)和數(shù)值的組合碼及可變碼長(zhǎng)AC碼、以及碼長(zhǎng)之間的對(duì)應(yīng)關(guān)系的說(shuō)明圖。
圖12是本發(fā)明及舊有示例中的固定碼長(zhǎng)AC碼的說(shuō)明圖。
圖13是舊有示例中的壓縮邏輯表的規(guī)模的方法的說(shuō)明圖。
下面根據(jù)


本發(fā)明的各個(gè)最佳實(shí)施例。
第1實(shí)施例本發(fā)明中對(duì)圖像數(shù)據(jù)進(jìn)行壓縮的數(shù)字編碼裝置的實(shí)施例示于圖1及圖2。
圖1中，14是利用信號(hào)電力分布的不均勻性，減少信息量的正交變換電路即離散余弦變換電路(DCT電路)，15是量化電路，25是可變碼長(zhǎng)編碼電路(VLC電路)。17是正交逆變電路即離散余弦逆變電路(IDCT電路)，18是量化逆變電路，16是可變碼長(zhǎng)解碼電路(VLD電路)，27是內(nèi)部裝有VLC電路25及VLD電路16的電路。
在圖1中，DCT電路14對(duì)圖像數(shù)據(jù)的亮度信號(hào)或色差信號(hào)進(jìn)行離散余弦變換，并輸出AC數(shù)字碼(變換數(shù)字碼)。量化電路15對(duì)來(lái)自DCT電路14的AC數(shù)字碼進(jìn)行量化壓縮。VLC電路25將來(lái)自量化電路15的AC數(shù)字碼編成可變碼長(zhǎng)的霍夫曼碼，進(jìn)一步壓縮數(shù)據(jù)，同時(shí)將該可變碼長(zhǎng)碼變換成固定碼長(zhǎng)碼，并輸出給圖中未示出的外部記錄裝置。
反之，VLD電路26從圖中未示出的外部記錄裝置接收固定碼長(zhǎng)AC碼，對(duì)該固定碼長(zhǎng)AC碼(霍夫曼碼)進(jìn)行碼長(zhǎng)變換，形成可變碼長(zhǎng)AC碼，同時(shí)對(duì)該可變碼長(zhǎng)霍夫曼碼進(jìn)行解碼擴(kuò)展，并輸出AC數(shù)字碼。量化逆變電路18將來(lái)自VLD電路16的AC數(shù)字碼進(jìn)行量化逆變擴(kuò)展。IDCT電路17對(duì)于經(jīng)過(guò)量化逆變的AC數(shù)字碼進(jìn)行離散余弦逆變，獲得圖像數(shù)據(jù)的亮度信號(hào)或色差信號(hào)，這些信號(hào)被輸出給外部的(例如)布朗管等圖像顯示裝置。
本實(shí)施例中的編碼裝置由圖1中的DCT電路14、量化電路15和VLC電路25構(gòu)成。
VLC電路25的內(nèi)部結(jié)構(gòu)示于圖2。圖中1是判斷電路，2是碼位長(zhǎng)度計(jì)數(shù)器，3是AC碼表(第1邏輯表)，4是二維霍夫曼編碼電路(編碼電路)，7是存儲(chǔ)電路，5是碼長(zhǎng)計(jì)算電路，6是AC碼長(zhǎng)表(第2邏輯表)。
判斷電路1接收來(lái)自圖1中的量化電路15的AC系數(shù)，判斷該AC系數(shù)是否為0。碼位長(zhǎng)度計(jì)數(shù)器2對(duì)于經(jīng)過(guò)判斷電路1判斷的連續(xù)的0的個(gè)數(shù)進(jìn)行計(jì)數(shù)。將非0AC數(shù)字碼定義為數(shù)值，將連續(xù)的0的個(gè)數(shù)定義為零位長(zhǎng)度，如圖11所示，形成由該零位長(zhǎng)度和數(shù)值組成的組合碼，各組合碼被輸入二維霍夫曼編碼電路4及碼長(zhǎng)計(jì)算電路5中。
如圖11所示，AC碼表3(第1邏輯表)預(yù)先存儲(chǔ)零位長(zhǎng)和數(shù)值的組合碼與可變碼長(zhǎng)AC碼的對(duì)應(yīng)關(guān)系。該AC碼表3是圖4所示的可變碼長(zhǎng)碼編碼表T1。二維霍夫緊編碼電路4根據(jù)AC碼表3(第1邏輯表)，輸出與輸入的零位長(zhǎng)和數(shù)值的組合碼相對(duì)應(yīng)的可變碼長(zhǎng)AC碼。
AC碼長(zhǎng)表6(第2邏輯表)，如圖11所示，預(yù)先存儲(chǔ)可變碼長(zhǎng)AC碼與其碼長(zhǎng)的對(duì)應(yīng)關(guān)系。該AC碼長(zhǎng)表6如圖5所示，特別用來(lái)預(yù)先存儲(chǔ)只對(duì)從可變碼長(zhǎng)AC碼中倒數(shù)若干位進(jìn)行譯碼后的值與碼長(zhǎng)的對(duì)應(yīng)關(guān)系。該AC碼長(zhǎng)表是圖4所示的碼長(zhǎng)表T3。碼長(zhǎng)計(jì)算電路5接收從二維霍夫曼編碼電路4輸出的可變碼長(zhǎng)AC碼，根據(jù)AC碼長(zhǎng)表6(第2邏輯表)，輸出與該接收到的可變碼長(zhǎng)AC碼對(duì)應(yīng)的碼長(zhǎng)。
存儲(chǔ)電路7接收來(lái)自二維霍夫曼編碼電路4的可變碼長(zhǎng)AC碼、以及來(lái)自碼長(zhǎng)計(jì)算電路5的碼長(zhǎng)，并將它們存儲(chǔ)成固定碼長(zhǎng)AC碼，如圖12所示。
因此，在本實(shí)施例中，碼長(zhǎng)計(jì)算電路5計(jì)算碼長(zhǎng)時(shí)使用AC碼長(zhǎng)表6，如圖4中的碼長(zhǎng)表T3所示，它是可變碼長(zhǎng)AC碼與其碼長(zhǎng)的對(duì)應(yīng)關(guān)系表，因此與以往那種存儲(chǔ)零位長(zhǎng)和數(shù)值的組合碼與碼長(zhǎng)的對(duì)應(yīng)關(guān)系的碼長(zhǎng)表相比較，能夠壓縮AC碼長(zhǎng)表6的規(guī)模，從而能大幅度壓縮與該AC碼長(zhǎng)表6有關(guān)的電路規(guī)模，同時(shí)，由于不用進(jìn)行不必要的訪問(wèn)，所以能降低電力消耗。
以下對(duì)上述效果進(jìn)行具體說(shuō)明。舊有的對(duì)圖像數(shù)據(jù)進(jìn)行壓縮及擴(kuò)展用的編碼裝置中的VLC電路25，由于使用零位長(zhǎng)和數(shù)值的組合碼作為碼長(zhǎng)計(jì)算電路12的輸入信號(hào)，因此必須有輸入零位長(zhǎng)和數(shù)值的組合碼和輸出碼長(zhǎng)用的碼長(zhǎng)表。該碼長(zhǎng)表的規(guī)模很大，例如，當(dāng)最大零位長(zhǎng)度為63、最大數(shù)值為255、最大碼長(zhǎng)為16，且采用RAM或ROM構(gòu)成碼長(zhǎng)表時(shí)，如果包括無(wú)零位長(zhǎng)度的AC碼及無(wú)數(shù)值的AC碼時(shí)，則需要64×256＝16384個(gè)字，假定由平均5個(gè)位構(gòu)成一個(gè)字，則需要的位數(shù)為16384×5＝81920個(gè)位。
這時(shí)，如已說(shuō)明過(guò)的那樣，以往作為壓縮邏輯表的規(guī)模的方法是采用下式(Z，V)－(Z—1，0)＋(0，V)(式中Z是零位長(zhǎng)度，V是數(shù)值)但是，即使采用這種方法，字?jǐn)?shù)仍有317個(gè)字，其數(shù)目依然很大。
可是，如果使用本實(shí)施例中的碼長(zhǎng)表，則如后面的詳細(xì)說(shuō)明，能有效地壓縮電路規(guī)模，同時(shí)能降低電力消耗。
而且在本實(shí)施例中，碼長(zhǎng)計(jì)算電路5所使用的碼長(zhǎng)表T3是可變碼長(zhǎng)碼的一部分與碼長(zhǎng)的對(duì)應(yīng)表，因此能進(jìn)一步壓縮該碼長(zhǎng)表的規(guī)模，同時(shí)由于其規(guī)模小，所以能加快計(jì)算速度，并且具有降低電力消耗的作用。
下面具體說(shuō)明本發(fā)明的效果。例如，在圖5中，可變碼長(zhǎng)AC碼的碼長(zhǎng)最大為16位，最小為3位，可是由于從該可變碼長(zhǎng)AC碼求碼長(zhǎng)，所以不需要對(duì)全部可變碼長(zhǎng)AC碼進(jìn)行譯碼，而是只要對(duì)該碼的倒數(shù)5位進(jìn)行譯碼，就能求得碼長(zhǎng)。這時(shí)，從可變碼長(zhǎng)碼的倒數(shù)5位求碼長(zhǎng)用的碼長(zhǎng)表的規(guī)模最大為32個(gè)字。與前面所述的舊有示例相比較，碼長(zhǎng)表的規(guī)模能分別壓縮為不分割碼長(zhǎng)表時(shí)，為0.2％(＝32/16384)；分割時(shí)為10％(32/317)。從理論上說(shuō)，只要字?jǐn)?shù)與碼長(zhǎng)的種類數(shù)相等即可，所以在圖5所示的示例中，因碼長(zhǎng)為3—16共14種，所以有14個(gè)字即可。另外，該碼長(zhǎng)表只要附加到可變碼長(zhǎng)編三表T1的輸出中，就能求出碼長(zhǎng)，所以不用另設(shè)與碼長(zhǎng)表有關(guān)的電路，能以更大地減少電路。
其次，AC碼長(zhǎng)表6(第2邏輯表)的主要部分的具體結(jié)構(gòu)示于圖6(a)。該圖(a)所示的結(jié)構(gòu)與圖5中的最下一行及其上一行所示的零位長(zhǎng)和數(shù)值的組合碼(0，1)、(0，2)相對(duì)應(yīng)。與這兩個(gè)組合碼相對(duì)應(yīng)的可變碼長(zhǎng)碼，從圖6(b)所示的對(duì)應(yīng)表及圖5可知，分別為〔00〕及〔010〕，對(duì)應(yīng)的碼長(zhǎng)為〔3〕及〔4〕。如圖6(c)中的對(duì)應(yīng)表所示，假設(shè)AC碼長(zhǎng)表6(第2邏輯表)的輸入端子為A3、A2、A1，AC碼長(zhǎng)表6(第2邏輯表)的輸出端子為Y3、Y2、Y1，其對(duì)應(yīng)關(guān)系可用圖6(d)所示的邏輯式表示。由使用邏輯電路的隨機(jī)邏輯構(gòu)成該邏輯式時(shí)，則有圖6(a)所示的結(jié)構(gòu)。
如上所述，由隨機(jī)邏輯構(gòu)成AC碼長(zhǎng)表6(第2邏輯表)后，可使表的參照速度高速化，同時(shí)可使邏輯表小型化。即使利用RAM或ROM等也能構(gòu)成該AC碼長(zhǎng)表6(第2邏輯表)。
第2實(shí)施例
圖3表示本發(fā)明的第2實(shí)施例中的數(shù)字碼解碼裝置的主要部分結(jié)構(gòu)。其總體結(jié)構(gòu)與圖1相同，所以說(shuō)明從略。
在圖3中，25是與第1實(shí)施例中的VLC電路結(jié)構(gòu)相同的VLC電路，26是VLD電路。
在上述VLD電路26中，9是二維霍夫曼解碼電路(解碼電路)、10是碼長(zhǎng)變換電路、11是AC碼逆變表(第4邏輯表)。5是碼長(zhǎng)計(jì)算電路，6是AC碼長(zhǎng)表(第3邏輯表)，該碼長(zhǎng)計(jì)算電路5及AC碼長(zhǎng)表6同時(shí)兼作VLC電路25中的碼長(zhǎng)計(jì)算電路5及AC碼長(zhǎng)表6用。即該碼長(zhǎng)計(jì)算電路5及AC碼長(zhǎng)表6都是在編碼和解碼的兩種情況下輸入霍夫曼碼時(shí)計(jì)算其碼長(zhǎng)用的，因此為VLC電路25及VLD電路26所共用。
在碼長(zhǎng)計(jì)算電路5的前級(jí)設(shè)有選擇開關(guān)30。該選擇開關(guān)30切換送給碼長(zhǎng)計(jì)算電路5的輸入信號(hào)，編碼時(shí)選擇VLC電路25中的二維霍夫曼編碼電路4的可變碼長(zhǎng)AC碼，解碼時(shí)選擇從外部輸入的固定碼長(zhǎng)AC碼。
在VLD電路26中，碼長(zhǎng)計(jì)算電路5根據(jù)AC碼長(zhǎng)表6，求出從外部輸入的固定碼長(zhǎng)AC碼中所含的可變碼長(zhǎng)AC碼的碼長(zhǎng)。碼長(zhǎng)變換電路10輸入固定碼長(zhǎng)AC碼和來(lái)自碼長(zhǎng)計(jì)算電路5的碼長(zhǎng)，通過(guò)碼長(zhǎng)變換，形成可變碼長(zhǎng)AC碼。二維霍夫曼解碼電路9根據(jù)AC碼逆變表(第4邏輯表)11，將由碼長(zhǎng)變換電路10進(jìn)行變換形成的可變碼長(zhǎng)AC碼變換成零位長(zhǎng)和數(shù)值的組合碼。
因此，在本實(shí)施例中，VLC電路25及VLD電路26共用碼長(zhǎng)計(jì)算電路5及AC碼長(zhǎng)表T3，這一點(diǎn)比第1實(shí)施例具有更為明顯的減少電路的效果及降低電力消耗的效果。
在以上說(shuō)明中，使用離散余弦變換電路(DCT電路)作為正交變換電路，并用離散余弦逆變電路(IDCT電路)作為正交逆變電路，此外，作為正交變換電路，還可采用進(jìn)行傅里葉變換(Fouriertransform)、離散傅里葉變換(discrete Fourier transform)、阿達(dá)瑪羅變換(Hadamard transform)、卡路南—賴佛變換(Karhunen—Loeve transform)(K—L變換)、離散正弦變換(dis-crete sine transform)、傾斜變換(Slant transform)、哈爾變換(Haar transform)等的電路，而作為正交逆變電路也可使用進(jìn)行上述各種變換的逆變電路。
圖1所示的量化電路15及量化逆變電路18具有不可逆性，在將任意數(shù)據(jù)經(jīng)過(guò)量化后，即使進(jìn)行量化逆變，也不能100％地將原來(lái)的數(shù)據(jù)復(fù)原，因此在注重可逆性的解碼電路中，也可將量化電路15及量化逆變電路18省略不用。
在以上說(shuō)明中，用霍夫曼編碼電路4構(gòu)成編碼電路，但除此之外，也可用例如算術(shù)編碼電路構(gòu)成?；舴蚵獯a電路9也可同樣處理。
另外，本發(fā)明對(duì)于圖像處理的DVC及MPEG兩種標(biāo)準(zhǔn)規(guī)范都可適用。
權(quán)利要求
1.一種數(shù)字編碼裝置，它備有正交變換電路和可變碼長(zhǎng)編碼電路，該正交變換電路通過(guò)對(duì)數(shù)據(jù)進(jìn)行正交變換，分別獲得由零或非零數(shù)值構(gòu)成的多個(gè)變換數(shù)字碼，并輸出這些變換數(shù)字碼，上述可變碼長(zhǎng)編碼電路將來(lái)自正交變換電路的變換數(shù)字碼變換成可變碼長(zhǎng)碼，再將該可變碼長(zhǎng)碼存儲(chǔ)成固定碼長(zhǎng)碼后，將該固定碼長(zhǎng)碼輸出到外部，該數(shù)字編碼裝置的特征為上述可變碼長(zhǎng)編碼電路備有編碼電路、碼長(zhǎng)計(jì)算電路、以及存儲(chǔ)電路，上述編碼電路輸入規(guī)定變換數(shù)字碼中的連續(xù)的零的個(gè)數(shù)和數(shù)值的組合碼與可變碼長(zhǎng)碼的對(duì)應(yīng)關(guān)系的第1邏輯表、以及將來(lái)自正交變換電路的變換數(shù)字碼，根據(jù)該第1邏輯表，將該變換數(shù)字碼中連續(xù)的零的個(gè)數(shù)和數(shù)值的組合碼變換成可變碼長(zhǎng)碼；上述碼長(zhǎng)計(jì)算電路輸入規(guī)定可變碼長(zhǎng)碼與其碼長(zhǎng)的對(duì)應(yīng)關(guān)系的第2邏輯表，以及來(lái)自編碼電路的可變碼長(zhǎng)碼，根據(jù)第2邏輯表，算出該可變碼長(zhǎng)碼的碼長(zhǎng)；上述存儲(chǔ)電路輸入由編碼電路變換的可變碼長(zhǎng)碼、以及由碼長(zhǎng)計(jì)算電路計(jì)算的碼長(zhǎng)，根據(jù)該碼長(zhǎng)，將可變碼長(zhǎng)碼存儲(chǔ)成固定碼長(zhǎng)碼。
2.權(quán)利要求1所述的數(shù)字編碼裝置，其特征為第2邏輯表是由將多個(gè)邏輯電路互相連接起來(lái)的隨機(jī)邏輯構(gòu)成的。
3.權(quán)利要求1所述的數(shù)字編碼裝置，其特征為第2邏輯表規(guī)定輸入的可變碼長(zhǎng)碼的一部分與碼長(zhǎng)的對(duì)應(yīng)關(guān)系。
4.權(quán)利要求1所述的數(shù)字編碼裝置，其特征為正交變換電路是由對(duì)數(shù)據(jù)進(jìn)行離散余弦變換的離散余弦變換電路構(gòu)成的。
5.權(quán)利要求1所述的數(shù)字編碼裝置，其特征為在正交變換電路和編碼電路之間設(shè)有量化電路，該量化電路使正交變換電路輸出的變換數(shù)字碼進(jìn)行量化處理，并將經(jīng)過(guò)量化的變換數(shù)字碼被輸入到編碼電路。
6.權(quán)利要求1所述的數(shù)字編碼裝置，其特征為編碼電路是由霍夫曼編碼電路構(gòu)成的，它將變換數(shù)字碼中連續(xù)的零的個(gè)數(shù)和數(shù)值的組合碼變換成可變碼長(zhǎng)的霍夫曼碼。
7.一種數(shù)字碼解碼裝置，它備有正交變換電路、可變碼長(zhǎng)編碼電路、可變碼長(zhǎng)解碼電路，以及正交逆變電路，上述正交變換電路通過(guò)對(duì)數(shù)據(jù)進(jìn)行正交變換，分別獲得由零或非零數(shù)值構(gòu)成的多個(gè)變換數(shù)字碼，并輸出這些變換數(shù)字碼；上述可變碼長(zhǎng)編碼電路將來(lái)自正交變換電路的變換數(shù)字碼變換成可變碼長(zhǎng)碼，再將該可變碼長(zhǎng)碼存儲(chǔ)成固定碼長(zhǎng)碼，將該固定碼長(zhǎng)碼輸出到外部；上述可變碼長(zhǎng)解碼電路從外部輸入固定碼長(zhǎng)碼，將該固定碼長(zhǎng)碼變換成由零或非零數(shù)值構(gòu)成的多個(gè)變換數(shù)字碼；上述正交逆變電路對(duì)由可變碼長(zhǎng)解碼電路變換成的零或數(shù)值進(jìn)行正交逆變，該數(shù)字碼解碼裝置的特征為上述可變碼長(zhǎng)編碼電路備有編碼電路、碼長(zhǎng)計(jì)算電路和存儲(chǔ)電路，該編碼電路輸入規(guī)定變換數(shù)字碼中連續(xù)的零的個(gè)數(shù)和數(shù)值的組合碼與可變碼長(zhǎng)碼的對(duì)應(yīng)關(guān)系的第1邏輯表、以及將來(lái)自正交變換電路的變換數(shù)字碼，根據(jù)該第1邏輯表，將該變換數(shù)字碼中連續(xù)的零的個(gè)數(shù)和數(shù)值的組合碼變換成可變碼長(zhǎng)碼；上述碼長(zhǎng)計(jì)算電路輸入規(guī)定可變碼長(zhǎng)碼與碼長(zhǎng)的對(duì)應(yīng)關(guān)系的第2邏輯表、以及將來(lái)自編碼電路的可變碼長(zhǎng)碼，根據(jù)該第2邏輯表算出該可變碼長(zhǎng)碼的碼長(zhǎng)；上述存儲(chǔ)電路輸入由編碼電路變換的可變碼長(zhǎng)碼、以及由碼長(zhǎng)計(jì)算電路算出的碼長(zhǎng)，根據(jù)該碼長(zhǎng)，將可變碼長(zhǎng)碼存儲(chǔ)成固定碼長(zhǎng)碼；而上述可變碼長(zhǎng)解碼電路備有碼長(zhǎng)計(jì)算電路，碼位長(zhǎng)度變換電路，以及解碼電路，上述碼長(zhǎng)計(jì)算電路輸入規(guī)定可變碼長(zhǎng)碼與其碼長(zhǎng)的對(duì)應(yīng)關(guān)系的第3邏輯表，以及將來(lái)自外部的固定碼長(zhǎng)碼，根據(jù)該第3邏輯表，算出該固定碼長(zhǎng)碼中含有的可變碼長(zhǎng)碼的碼長(zhǎng)；上述碼位長(zhǎng)度變換電路輸入來(lái)自外部的固定碼長(zhǎng)碼，以及由碼長(zhǎng)計(jì)算電路算出的碼長(zhǎng)，根據(jù)該輸入的碼長(zhǎng)，將固定碼長(zhǎng)碼變換成可變碼長(zhǎng)碼；上述解碼電路輸入規(guī)定可變碼長(zhǎng)碼與變換數(shù)字碼中連續(xù)的零的個(gè)數(shù)和數(shù)值的組合碼的對(duì)應(yīng)關(guān)系的第4邏輯表，并根據(jù)該第4邏輯表，將由碼位長(zhǎng)度變換電路變換成的可變碼長(zhǎng)碼變換成零及非零數(shù)值。
8.權(quán)利要求7所述的數(shù)字碼解碼裝置，其特征為第2邏輯表是由將多個(gè)邏輯電路互相連接起來(lái)的隨機(jī)邏輯構(gòu)成的。
9.權(quán)利要求7所述的數(shù)字碼解碼裝置，其特征為可變碼長(zhǎng)編碼電路中的碼長(zhǎng)計(jì)算電路兼作可變碼長(zhǎng)解碼電路中的碼長(zhǎng)計(jì)算電路之用；第2邏輯表兼作第3邏輯表之用。
10.權(quán)利要求9所述的數(shù)字碼解碼裝置，其特征為另外還裝有選擇開關(guān)，該選擇開關(guān)對(duì)送給碼長(zhǎng)計(jì)算電路的輸入進(jìn)行選擇切換，編碼時(shí)，將輸入切換成來(lái)自編碼電路的可變碼長(zhǎng)碼，解碼時(shí)將輸入切換成來(lái)自外部的固定碼長(zhǎng)碼。
11.權(quán)利要求7所述的數(shù)字碼解碼裝置，其特征為第2邏輯表規(guī)定輸入的可變碼長(zhǎng)碼的一部分與碼長(zhǎng)的對(duì)應(yīng)關(guān)系。
12.權(quán)利要求7所述的數(shù)字碼解碼裝置，其特征為正交變換電路是由對(duì)數(shù)據(jù)進(jìn)行離散余弦變換的離散余弦變換電路構(gòu)成的。
13.權(quán)利要求12所述的數(shù)字碼解碼裝置，其特征為正交逆變電路是由對(duì)數(shù)據(jù)進(jìn)行離散余弦逆變的離散余弦逆變電路構(gòu)成的。
14.權(quán)利要求7所述的數(shù)字碼解碼裝置，其特征為在正交變換電路和編碼電路之間設(shè)有量化電路，該量化電路使正交變換電路輸出的變換數(shù)字碼進(jìn)行量化處理，經(jīng)過(guò)量化的變換數(shù)字碼被輸入編碼電路。
15.權(quán)利要求14所述的數(shù)字碼解碼裝置，其特征為在解碼電路和正交逆變電路之間有量化逆變電路，該量化逆變電路使解碼電路輸出的零或非零數(shù)值進(jìn)行量化逆變，并將該被量化逆變的零或非零數(shù)值輸入正交逆變電路。
16.權(quán)利要求7所述的數(shù)字碼解碼裝置，其特征為編碼電路由霍夫曼編碼電路構(gòu)成，它將變換數(shù)字碼中連續(xù)的零的個(gè)數(shù)和數(shù)值的組合碼變換成可變碼長(zhǎng)的霍夫曼碼。
17.權(quán)利要求16所述的數(shù)字碼解碼裝置，其特征為解碼電路是由霍夫曼解碼電路構(gòu)成的，它將可變碼長(zhǎng)霍夫曼碼變換成變換數(shù)字碼中連續(xù)的零的個(gè)數(shù)和數(shù)值的組合碼。
全文摘要
在用霍夫曼編碼對(duì)圖像數(shù)據(jù)進(jìn)行壓縮及擴(kuò)展處理的數(shù)字編碼或解碼裝置中，霍夫曼編碼電路根據(jù)AC數(shù)字碼中的零和數(shù)值的組合碼，輸出可變碼長(zhǎng)碼。碼長(zhǎng)計(jì)算電路所具有的AC碼長(zhǎng)表預(yù)先存入可變碼長(zhǎng)碼與其碼長(zhǎng)的對(duì)應(yīng)關(guān)系。碼長(zhǎng)計(jì)算電路不是輸入AC數(shù)字碼中的零位長(zhǎng)度和數(shù)值的組合碼，而是輸入來(lái)自霍夫曼編碼電路的可變碼長(zhǎng)碼，根據(jù)AC碼長(zhǎng)表，并根據(jù)該輸入的可變碼長(zhǎng)碼算出碼長(zhǎng)，其規(guī)模能大幅度縮小。
文檔編號(hào)H04N7/26GK1120773SQ9510998
公開日1996年4月17日 申請(qǐng)日期1995年7月12日 優(yōu)先權(quán)日1994年7月13日
發(fā)明者小原一剛 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社