一種智能變電站專用網(wǎng)絡(luò)交換機(jī)及其數(shù)據(jù)交換方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于智能變電站技術(shù)領(lǐng)域，尤其是一種智能變電站專用網(wǎng)絡(luò)交換機(jī)及其數(shù)據(jù)交換方法。
【背景技術(shù)】
[0002]智能變電站相對(duì)于傳統(tǒng)變電站，一個(gè)重要的改變就是信號(hào)傳遞的通信化、二次回路虛擬化，所有的二次回路關(guān)系均可通過網(wǎng)絡(luò)的關(guān)聯(lián)實(shí)現(xiàn)，目前這種關(guān)聯(lián)主要通過以下方式實(shí)現(xiàn):
[0003](I)對(duì)于點(diǎn)對(duì)點(diǎn)連接方式，二次回路中信號(hào)的關(guān)聯(lián)通過光纖硬連接承載并實(shí)現(xiàn)；
[0004](2)在組網(wǎng)連接方式中，二次回路中信號(hào)的關(guān)聯(lián)，一種方法是通過靜態(tài)的vlan劃分，并對(duì)交換機(jī)和二次設(shè)備進(jìn)行事先配置來實(shí)現(xiàn)的；
[0005](3)在組網(wǎng)連接方式中，二次回路中信號(hào)的關(guān)聯(lián)，另一種方法是通過靜態(tài)的vlan劃分，對(duì)二次設(shè)備進(jìn)行事先配置，并通過GMRP方式來實(shí)現(xiàn)的。
[0006]在連接方式(I)中，由于采用了物理直接連接，信號(hào)采用點(diǎn)對(duì)點(diǎn)方式傳遞，最大限度地保證了信號(hào)傳輸?shù)耐暾?、同步性和?shí)時(shí)性，使得二次回路的特征得以完全保證，但同時(shí)也應(yīng)該看到，這種方式從本質(zhì)上來看與傳統(tǒng)變電站的運(yùn)行方式并沒有區(qū)別:
[0007]其一、由于物理點(diǎn)對(duì)點(diǎn)連接造成的物理隔離，使得信號(hào)共享無法實(shí)現(xiàn)，從而在很大程度上限制了變電站的信息化程度，進(jìn)而使得變電站的智能化程度大打折扣。
[0008]其二、信息無法監(jiān)視，傳輸過程無法控制，由于光纖為信號(hào)傳輸?shù)奈ㄒ晃锢磔d體，使得信息傳輸在物理上就不具備可見實(shí)行和可控性。
[0009]其三、由于信息點(diǎn)對(duì)點(diǎn)傳輸要求大量光纖的長距離傳輸，導(dǎo)致施工和維護(hù)的復(fù)雜程度較之傳統(tǒng)變電站大大增加；這兩方面的問題使得智能變電站的設(shè)備可維護(hù)性以及運(yùn)行的可監(jiān)視性均的大大降低，不利于提高變電站智能化程度的提高。
[0010]在連接方式(2)、(3)中，情況卻剛好相反，雖然從理論上來看，組網(wǎng)方式為信號(hào)的共享提供了可能(盡管在實(shí)際實(shí)施過程中，做得還不甚到位)，為變電站的智能化提供了信息保證，但在具體的實(shí)施過程中，卻由于受網(wǎng)絡(luò)交換機(jī)本身固有特征的，使得信號(hào)傳遞的完整性、實(shí)時(shí)性和同步性難以得到保證。

【發(fā)明內(nèi)容】

[0011]本發(fā)明的目的在于克服現(xiàn)有技術(shù)的不足，提供一種智能變電站專用網(wǎng)絡(luò)交換機(jī)及其數(shù)據(jù)交換方法，用以解決信號(hào)傳遞的完整性、實(shí)時(shí)性以及同步性的問題。
[0012]本發(fā)明解決其技術(shù)問題是采取以下技術(shù)方案實(shí)現(xiàn)的:
[0013]一種智能變電站專用網(wǎng)絡(luò)交換機(jī)，包括多個(gè)業(yè)務(wù)FPGA和分別與各業(yè)務(wù)FPGA相連接的中央處理器，各業(yè)務(wù)FPGA依次連接并構(gòu)成數(shù)據(jù)傳輸回路；所述業(yè)務(wù)FPGA用于智能變電站中二次設(shè)備產(chǎn)生的報(bào)文的輸入、傳輸、識(shí)別、處理及輸出，任一業(yè)務(wù)FPGA還用于對(duì)其他業(yè)務(wù)FPGA進(jìn)行時(shí)鐘同步；所述中央處理器用于為進(jìn)入數(shù)據(jù)傳輸回路的報(bào)文配置包括起始地址和目的地址的標(biāo)識(shí)信息，以及對(duì)各業(yè)務(wù)FPGA分別配置具有唯一性的MAC地址和/或IP地址進(jìn)而助于根據(jù)標(biāo)識(shí)信息對(duì)相應(yīng)的報(bào)文進(jìn)行識(shí)別和處理，同時(shí)，為各業(yè)務(wù)FPGA配置指示可處理的報(bào)文類型的回路表。
[0014]而且，所述業(yè)務(wù)FPGA至少包括接入端口、輸入端口以及輸出端口，所述業(yè)務(wù)FPGA的接入端口用于與智能變電站中的二次設(shè)備進(jìn)行連接進(jìn)而接收報(bào)文的輸入，所述業(yè)務(wù)FPGA的輸出端口用于與其他業(yè)務(wù)FPGA的輸入端口連接，所述業(yè)務(wù)FPGA的輸入端口用于與其他FPGA的輸出端口連接進(jìn)而構(gòu)成數(shù)據(jù)傳輸回路。
[0015]而且，所述網(wǎng)絡(luò)交換機(jī)還包括一個(gè)連接于任意兩個(gè)相鄰業(yè)務(wù)FPGA之間的環(huán)FPGA，該環(huán)FPGA用于報(bào)文的傳輸以及與另一網(wǎng)絡(luò)交換機(jī)的環(huán)FPGA進(jìn)行連接構(gòu)成環(huán)路進(jìn)而實(shí)現(xiàn)多個(gè)網(wǎng)絡(luò)交換機(jī)之間報(bào)文的傳輸；所述環(huán)FPGA至少包括輸入端口、輸出端口、環(huán)網(wǎng)輸入端口以及環(huán)網(wǎng)輸出端口，所述環(huán)FPGA的輸入端口與一業(yè)務(wù)FPGA的輸出端口連接，所述環(huán)FPGA的輸出端口與另一業(yè)務(wù)FPGA的輸入端口連接，所述環(huán)FPGA的環(huán)網(wǎng)輸入端口、環(huán)網(wǎng)輸出端口分別用于與其他網(wǎng)絡(luò)交換機(jī)的環(huán)FPGA的環(huán)網(wǎng)輸出端口、環(huán)網(wǎng)輸入端口連接以構(gòu)成環(huán)路。
[0016]而且，所述業(yè)務(wù)FPGA處理速率為百兆級(jí)，所述環(huán)FPGA處理速率為千兆級(jí)。
[0017]而且，所述業(yè)務(wù)FPGA和所述環(huán)FPGA還用于對(duì)報(bào)文的傳輸進(jìn)行流量控制和延時(shí)控制。
[0018]而且，所述業(yè)務(wù)FPGA還用于在所述報(bào)文是第一幀報(bào)文時(shí)，根據(jù)回路表檢測其是否允許所述類型的報(bào)文進(jìn)入處理；如果所述業(yè)務(wù)FPGA不允許所述類型的報(bào)文進(jìn)入處理，則業(yè)務(wù)FPGA詢問所述中央處理器是否允許所述類型的報(bào)文進(jìn)入所述業(yè)務(wù)FPGA處理；如果所述中央處理器允許所述類型的報(bào)文進(jìn)入所述業(yè)務(wù)FPGA處理，則所述業(yè)務(wù)FPGA將所述報(bào)文的類型寫入其配置表中，并允許后續(xù)相同類型的報(bào)文進(jìn)入處理。
[0019]一種智能變電站專用網(wǎng)絡(luò)交換機(jī)的數(shù)據(jù)交換方法，包括以下步驟:
[0020]步驟1、采用多個(gè)業(yè)務(wù)FPGA依次連接構(gòu)建數(shù)據(jù)傳輸回路；
[0021]步驟2、采用中央處理器為各業(yè)務(wù)FPGA分別配置具有唯一性的MAC地址和/或IP地址、并為各業(yè)務(wù)FPGA配置指示可處理的報(bào)文類型的回路表，為進(jìn)入數(shù)據(jù)傳輸回路的報(bào)文配置包括起始地址和目的地址的標(biāo)識(shí)信息；
[0022]步驟3、利用任一業(yè)務(wù)FPGA對(duì)其余各業(yè)務(wù)FPGA進(jìn)行時(shí)鐘同步；
[0023]步驟4、報(bào)文傳輸過程中，各業(yè)務(wù)FPGA根據(jù)報(bào)文所攜帶的標(biāo)識(shí)信息識(shí)別相應(yīng)的報(bào)文并對(duì)其進(jìn)行處理。
[0024]而且，在所述報(bào)文傳輸過程中，還包括對(duì)報(bào)文的傳輸進(jìn)行流量控制和延時(shí)控制。
[0025]而且，所述對(duì)報(bào)文的傳輸進(jìn)行延時(shí)控制的具體處理方法為:對(duì)每一幀報(bào)文的延時(shí)進(jìn)行測量，將測量得到的實(shí)際延時(shí)添加在每一幀報(bào)文中供延時(shí)保護(hù)處理；或者，對(duì)每一幀報(bào)文固定延時(shí)，通過配置強(qiáng)制各幀報(bào)文在所述數(shù)據(jù)傳輸回路中駐留固定的時(shí)間供延時(shí)保護(hù)處理。
[0026]而且，所述報(bào)文傳輸?shù)木唧w處理過程為:
[0027](I)如果所述報(bào)文是第一幀報(bào)文，所述業(yè)務(wù)FPGA根據(jù)回路表檢測其是否允許所述類型的報(bào)文進(jìn)入處理；
[0028](2)如果所述業(yè)務(wù)FPGA不允許所述類型的報(bào)文進(jìn)入處理，所述業(yè)務(wù)FPGA詢問所述中央處理器是否允許所述類型的報(bào)文進(jìn)入所述業(yè)務(wù)FPGA處理；
[0029](3)如果所述中央處理器允許所述類型的報(bào)文進(jìn)入所述業(yè)務(wù)FPGA處理，則所述業(yè)務(wù)FPGA將所述報(bào)文的類型寫入其回路表中，并允許后續(xù)相同類型的報(bào)文進(jìn)入處理。
[0030]本發(fā)明的優(yōu)點(diǎn)和積極效果是:
[0031]本發(fā)明設(shè)計(jì)合理，其通過采用多個(gè)業(yè)務(wù)FPGA依次連接構(gòu)建成數(shù)據(jù)傳輸回路，對(duì)各業(yè)務(wù)回路配置含起始地址和目的地址的標(biāo)識(shí)信息并分配獨(dú)立通道，從而使回路的傳輸具備點(diǎn)對(duì)點(diǎn)的傳輸特征，能夠在保證回路同步性的前提下準(zhǔn)確完整、實(shí)時(shí)地實(shí)現(xiàn)報(bào)文的傳輸，從而解決智能變電站過程層信息傳送可靠性和共享性之間的差別。
【附圖說明】
[0032]圖1是智能變電站專用網(wǎng)絡(luò)交換機(jī)一種實(shí)施方式的結(jié)構(gòu)示意圖；
[0033]圖2是智能變電站專用網(wǎng)絡(luò)交換機(jī)另一種實(shí)施方式的結(jié)構(gòu)示意圖；
[0034]圖3是智能變電站專用網(wǎng)絡(luò)交換機(jī)的數(shù)據(jù)交換方法一種實(shí)施方式的流程圖。
[0035]圖4是智能變電站專用網(wǎng)絡(luò)交換機(jī)的數(shù)據(jù)交換方法另一實(shí)施方式的流程圖。
【具體實(shí)施方式】
[0036]以下結(jié)合附圖對(duì)本發(fā)明實(shí)施例做進(jìn)一步詳述:
[0037]一種智能變電站專用網(wǎng)絡(luò)交換機(jī)的一個(gè)實(shí)施例，如圖1所示，包括業(yè)務(wù)FPGA和CPU (即中央處理器)，該業(yè)務(wù)FPGA數(shù)量為多個(gè)，該CPU數(shù)量為一個(gè)。所述CPU分別與各業(yè)務(wù)FPGA進(jìn)行連接，在本實(shí)施例中，CPU通過總線與各業(yè)務(wù)FPGA進(jìn)行連接，各FPGA依次連接并構(gòu)成數(shù)據(jù)傳輸回路。所述業(yè)務(wù)FPGA至少包括接入端口、輸入端口以及輸出端口，業(yè)務(wù)FPGA的接入端口用于與智能變電站中的二次設(shè)備進(jìn)行連接進(jìn)而接收報(bào)文的輸入，業(yè)務(wù)FPGA的輸出端口用于與其他FPGA的輸入端口連接、輸入端口用于與其他FPGA的輸出端口連接進(jìn)而構(gòu)成數(shù)據(jù)傳輸回路。當(dāng)然，該業(yè)務(wù)FPGA還包括控制端口(圖中未示出)，該控制端口用于通過總線與CPU進(jìn)行連接。以圖1所示的由四個(gè)業(yè)務(wù)FPGA構(gòu)成數(shù)據(jù)傳輸回路為例進(jìn)行說明，其中，業(yè)務(wù)FPGA(1)的輸出端口(103)連接業(yè)務(wù)FPGA(Il)的輸入端口(112)，業(yè)務(wù)FPGA(Il)的輸出端口(113)連接業(yè)務(wù)FPGA(12)的輸入端口(122)，業(yè)務(wù)FPGA(12)的輸出端口(123)連接業(yè)務(wù)FPGA (13)的輸入端口(132)，業(yè)務(wù)FPGA (13)的輸出端口(133)連接業(yè)務(wù)FPGA(1)的輸入端口(102)，進(jìn)而構(gòu)成完整的數(shù)據(jù)傳輸回路，各業(yè)務(wù)FPGA(10、11、12、13)的控制端口分別連接至CPU (20)，并可在任一業(yè)務(wù)FPGA (10、11、12、13)的接入端口連接二次設(shè)備，可在業(yè)務(wù)FPGA(10)的接入端口(101)連接該二次設(shè)備30。
[0038]在該實(shí)施方式中，業(yè)務(wù)FPGA(10、11、12、13)主要用于智能變電站中二次設(shè)備產(chǎn)生的報(bào)文(如GOOSE報(bào)文、SV報(bào)文、MMS報(bào)文及IP報(bào)文等)的輸入、傳輸、識(shí)別、處理及輸出，并且，任一業(yè)務(wù)FPGA均可以用于對(duì)其他各業(yè)務(wù)FPGA進(jìn)行時(shí)鐘同步。因?yàn)榻粨Q機(jī)中對(duì)各業(yè)務(wù)FPGA的時(shí)鐘同步所需要的處理時(shí)間要求高，因此選用處理速度快的純硬件電路FPGA來進(jìn)行時(shí)鐘同步。進(jìn)一步地，因?yàn)镕PGA是高性能的可編程邏輯器件，它集成度高，器件密度可高達(dá)數(shù)千萬系統(tǒng)門，可以完成極其復(fù)雜的時(shí)序與組合邏輯電路功能，適用于高速、高密度的高端數(shù)字邏輯電路設(shè)計(jì)，因而利用FPGA的這個(gè)特征可以實(shí)現(xiàn)大量信號(hào)傳輸從發(fā)送端到接收端的固定電路，從而在微觀上實(shí)現(xiàn)點(diǎn)對(duì)點(diǎn)傳輸，因此主要用來負(fù)責(zé)本發(fā)明中的網(wǎng)絡(luò)業(yè)務(wù)傳輸。
[0039]在該實(shí)施方式中，CPU(20)主要用于為進(jìn)入該數(shù)據(jù)傳輸回路的報(bào)文配置包括起始地址和目的地址的標(biāo)識(shí)信息，以及對(duì)各業(yè)務(wù)FPGA(10、11、12、13)分別配置具有唯一性的MAC地址和/或IP地址進(jìn)而助于根據(jù)標(biāo)識(shí)信息對(duì)相應(yīng)的報(bào)文進(jìn)行識(shí)別和處理，同時(shí)，還為各業(yè)務(wù)FPGA(10、11、12、13)配置指示可處理的報(bào)文類型的回路表。因?yàn)檫@些用途對(duì)處理時(shí)間要求并不高，進(jìn)而可以選用傳統(tǒng)的低功耗器件CPU進(jìn)行，利用CPU可以充分利用軟件靈活性大的特點(diǎn)，進(jìn)行多種功能設(shè)計(jì)。通過對(duì)各業(yè)務(wù)FPGA配置具有唯一性的地址、并為報(bào)文配置標(biāo)識(shí)信息，報(bào)文在數(shù)據(jù)傳輸回路中傳輸時(shí)，能夠找到正確的目的業(yè)務(wù)FPGA，由該業(yè)務(wù)FPGA對(duì)報(bào)文進(jìn)行識(shí)別和處理，能夠有效防止“網(wǎng)絡(luò)風(fēng)暴”的產(chǎn)生。當(dāng)然，該CPU(20)還可以用于檢測各業(yè)務(wù)FPGA (10、11、12、13)是否配置了相同的MAC地址和/或IP地址，當(dāng)存在配置地址相同的業(yè)務(wù)FPGA時(shí)，至少對(duì)該相同的兩個(gè)或多個(gè)