加擾裝置及加擾配置方法
【技術領域】
[0001] 本發(fā)明涉及通信領域，尤其涉及加擾裝置及加擾配置方法。
【背景技術】
[0002] 隨著互聯(lián)網的發(fā)展，對帶寬的需求呈爆炸式增長。W太網的接口帶寬也從IOG到 100G，并向400G/1TG演進。同時為了提高信道的利用率，出現了FlexibleGrid光傳送網 (英文；〇pticaltransportnetwork,簡稱；0TN)技術。FlexibleGridOTN技術是指根據 傳輸距離、信道質量等信息，光層動態(tài)地調整發(fā)送帶寬。送種可變帶寬的光層技術的出現催 生了電層可變帶寬接口的需求，靈活W太網（英文；flexibleethernet)技術因此應運而 生。采用靈活W太網技術可W根據對端設備的類型動態(tài)配置接口標準，從而增加設備的靈 活性，減少硬件成本和維護成本。
[0003] 在W太網通信協(xié)議中，為了保證時鐘數據恢復（英文；clockdatarecovery,簡 稱；CDR)電路工作正常，采用加擾算法保證數據的隨機性，W減少0或I連續(xù)出現的可能 性。現有加擾算法可W分為頓同步加擾（英文血amesync虹onousscrambling,簡稱： FSS)、離散采樣加擾（英文；distributedsamplescrambling,簡稱；DSS)、自同步加擾（英 文；selfsynchronousscrambling,簡稱；SS巧等。按照加擾的作用范圍大致可W分為兩 種：一種是對所有物理鏈路（英文；alllane,簡稱；AL) -起加化如W太網802. 3協(xié)議；另 一種是對物理鏈路（英文；physicallane,簡稱；PL)獨立加擾，如interlaken協(xié)議。
[0004] AL加擾相對于化加擾可W降低錯誤擴展導致跨包的概率?；贏L的加擾方案符 合現有W太網40G/100G標準。但是目前基于AL的加擾算法都是針對固定帶寬的接口設計 的，而將加擾引入到可變帶寬W太網中時，無法動態(tài)適配不同帶寬的加擾需求。

【發(fā)明內容】

[0005] 本發(fā)明實施例提供了一種加擾裝置及加擾配置方法，用W實現靈活可配置的可變 帶寬W太網加擾。
[0006] 第一方面，提供一種加擾裝置，該加擾裝置包括；M個加擾電路和M個多路選擇器， 所述M個加擾電路通過所述M個多路選擇器級聯(lián)為M級加擾電路，所述M級加擾電路按照 級聯(lián)順序包括第0級至第M-I級加擾電路，每級加擾電路用于對S比特進行加擾，M> 1，S > 1，其中：
[0007] 每級加擾電路連接一個多路選擇器，所述多路選擇器的每一路輸入均為加擾狀態(tài) 字，所述多路選擇器的所有路輸入中有一路輸入被配置為有效，被配置為有效的一路輸入 對應的加擾狀態(tài)字被輸出到多路選擇器連接的加擾電路W參與加擾運算，其中，第i級加 擾電路連接的多路選擇器的輸入分別來自于第i級至第M-I級加擾電路的反饋W及第i-1 級加擾電路的前饋，1 <i《N。
[000引結合第一方面，在第一種可能的實現方式中，第0級加擾電路連接的多路選擇器 的輸入分別來自于第0級至第M-I級加擾電路的反饋。
[0009] 結合第一方面或者第一方面的第一種可能的實現方式，在第二種可能的實現方式 中，所述S為最小數據單元的比特數量。
[0010] 第二方面，提供一種基于前述加擾裝置實現的加擾配置方法，該方法包括：
[0011] 獲取一個時鐘周期輸入的待加擾比特的數量；
[0012] 根據一個時鐘周期輸入的待加擾比特的數量確定用于對所述一個時鐘周期輸入 的待加擾比特進行加擾的加擾電路的級聯(lián)級數，并根據所述級聯(lián)級數確定用于對所述一個 時鐘周期輸入的待加擾比特進行加擾的K個級聯(lián)的加擾電路，所述K個級聯(lián)的加擾電路包 括第一加擾電路至第K加擾電路，所述待加擾比特按照從低比特位到高比特位的順序由第 一加擾電路至第K加擾電路進行加擾，K表示級聯(lián)級數，K=N/S，N為一個時鐘周期輸入的 待加擾比特的數量；
[0013] 對于第一加擾電路連接的多路選擇器，將所有路輸入中第K加擾電路的反饋設置 為有效、將其他路輸入設置為無效，對于第二到第K級加擾電路中的每個加擾電路連接的 多路選擇器，將所有路輸入中前一級加擾電路的前饋設置為有效、將其他路輸入設置為無 效。
[0014] 結合第二方面，在第一種可能的實現方式中，所述方法還包括：
[0015] 如果所述一個時鐘周期輸入的待加擾比特的數量為S，則選取一個加擾電路，并針 對被選取的加擾電路連接的多路選擇器，將所有路輸入中所述被選取的加擾電路的反饋設 置為有效、將其他路輸入設置為無效。
[0016] 本發(fā)明實施例提供的加擾裝置中，通過多路選擇器對加擾電路進行級聯(lián)，每級加 擾電路連接的多路選擇器的輸入來自于本級加擾電路反饋的加擾狀態(tài)字、本級加擾電路之 后的每級加擾電路反饋的加擾狀態(tài)字，W及前一級加擾電路前饋的加擾狀態(tài)字，送樣，可根 據一個時鐘周期輸入的待加擾數據的比特數量選取用于執(zhí)行加擾計算的一個或多級級聯(lián) 的加擾電路，通過配置被選取用于執(zhí)行加擾計算的加擾電路所連接的多路選擇器輸入端的 有效狀態(tài)，W選通相應的加擾狀態(tài)字傳送到加擾電路參與加擾計算。可W看出，本發(fā)明實施 例提供了一種靈活可配置的加擾結構，能夠根據一個時鐘周期輸入的待加擾比特的數量選 取相應數量的加擾電路執(zhí)行加擾計算，通過配置被選取的加擾電路所連接的多路選擇器來 使所述被選取的加擾電路使用正確的加擾狀態(tài)字進行加擾計算，實現了靈活可配置的可變 帶寬W太網加擾。
[0017] 第H方面，提供一種加擾裝置，該加擾裝置包括；加擾模塊和反饋模塊；
[0018] 所述加擾模塊包括第一輸入選擇器、第一輸出選擇器W及由R個加擾計算單元級 聯(lián)而成的R級加擾計算單元，R> 1，其中：
[0019] 所述第一輸入選擇器用于將第一時鐘周期輸入的待加擾比特分發(fā)到用于對所述 待加擾比特進行加擾計算的一個加擾計算單元或K個級聯(lián)的加擾計算單元，1 <K《R;
[0020] 每級加擾計算單元用于根據前一級加擾計算單元前饋的加擾狀態(tài)字或者所述反 饋模塊輸出的加擾狀態(tài)字，對分發(fā)到本級加擾計算單元的待加擾比特進行加擾；
[0021] 所述第一輸出選擇器用于將進行加擾計算的加擾計算單元的加擾結果合并為所 述待加擾比特的加擾結果并輸出；
[0022] 所述反饋模塊包括第二輸入選擇器、第二輸出選擇器W及X個反饋計算單元， 1，其中：
[0023] 所述第二輸入選擇器用于根據所述第一時鐘周期輸入的待加擾比特的數量，將所 述待加擾比特分發(fā)到用于針對所述數量的比特計算加擾狀態(tài)字的反饋計算單元；
[0024] 每個反饋計算單元用于根據所述第二輸入選擇器分發(fā)的待加擾比特計算加擾狀 態(tài)字；
[0025] 所述第二輸出選擇器用于將反饋計算單元計算得到的加擾狀態(tài)字輸出給加擾計 算單元。
[0026] 結合第H方面，在第一種可能的實現方式中，每個加擾計算單元被配置W并行地 對MXS比特進行加擾計算，S為最小數據單元的比特數量，M> 1 ;
[0027] 所述第一輸入選擇器具體用于；將所述第一時鐘周期輸入的nXS個待加擾比特 分發(fā)到H個級聯(lián)的加擾計算單元，
[0028] 所述H個級聯(lián)的加擾計算單元中，最低一級的加擾計算單元具體用于根據反饋計 算單元輸出的加擾狀態(tài)字對分發(fā)到本級加擾計算單元的待加擾比特進行加擾計算，其他級 的加擾計算單元具體用于根據本級加擾計算單元的前一級加擾計算單元前饋的加擾狀態(tài) 字對分發(fā)到本級加擾計算單元的待加擾比特進行加擾計算；
[0029] 所述第二輸入選擇器具體用于；將所述第一時鐘周期輸入的nXS個待加擾比特 分發(fā)到用于針對nXS個比特計算加擾狀態(tài)字的反饋計算單元；
[0030] 所述第二輸出選擇器具體用于；將用于針對nXS個比特計算加擾狀態(tài)字的反饋 計算單元計算得到的加擾狀態(tài)字輸出給所述H個級聯(lián)的加擾計算單元中的最低一級的加 擾計算單元。
[0031] 結合第H方面或者第H方面的第一種可能的實現方式，在第二種可能的實現方式 中，相鄰兩級加擾計算單元之間還連接有第一寄存器或第一寄存器組，所述第一寄存器或 第一寄存器組用于將所述相鄰兩級加擾計算單元中的前一級加擾計算單元計算得到的加 擾狀態(tài)字延遲Y個時鐘周期后輸出到下一級加擾計算單元，Y> 1。
[0032] 結合第H方面的第二種可能的實現方式，在第H種可能的實現方式中，每個加擾 計算單元的加擾結果輸出端與所述第一輸出選擇器的輸入端之間連接有第二寄存器或第 二寄存器組，所述第二寄存器或第二寄存器組用于將加擾結果進行延遲后輸出到所述第一 輸出選擇器；并且
[0033] 相鄰兩級加擾計算單元中，前一級的加擾計算單元的加擾結果被延遲的時鐘周期 數量相比于后一級加擾計算單元多Y個。
[0034] 結合第H方面或者結合第H方面的第一種至第H種可能的實現方式中的一種，在 第四種可能的實現方式中，所述加擾計算單元包括;M個加擾電路和M個多路選擇器，所述M 個加擾電路通過所述M個多路選擇器級聯(lián)為M級加擾電路，所述M級加擾電路按照級聯(lián)順 序包括第0級至第M-I級加擾電路，每級加擾電路用于對S比特進行加擾，M> 1，S> 1，其 中：
[0035] 每級加擾電路連接一個多路選擇器，所述多路選擇器的每一路輸入均為加擾狀態(tài) 字，所述多路選擇器的所有路輸入有一路輸入被配置為有效，被配置為有效的一路輸入對 應的加擾狀態(tài)字被輸出到多路選擇器連接的加擾電路W參與加擾運算，其中，第i級加擾 電路連接的多路選擇器的輸入分別來自于第i級至第M-I級加擾電路的反饋、第i-1級加 擾電路的前饋W及所述反饋模塊的輸出，I<i《N。
[0036] 結合第H方面的第四種可能的實現方式，在第五種可能的實現方式中，一個加擾 計算單元中第M-I級加擾電路計算得到的加擾狀態(tài)字，被輸出到本級加擾計算單元的下一 級加擾計算單元中第0級加擾電路連接的多路選擇器的輸入端。
[0037] 結合第H方面的第四種可能的實現方式，在第六種可能的實現方式中，一個加擾 計算單元中，每個加擾電路計算得到的加擾狀態(tài)字經一個寄存器延遲一個時鐘周期后反饋 到本加擾電路連接的多路選擇器；和/或
[0038] -個加擾計算單元中的每個加擾電路計算得到的加擾狀態(tài)字經過一個寄存器延 遲一個時鐘周期后反饋到所有前級加擾電路連接的多路選擇器。
[0039] 結合第H方面的第四種可能的實現方式，在第走種可能的實現方式中，一個加擾 計算單元中，每個加擾電路的待加擾比特輸入端與所述第一輸入選擇器的輸出端之間連接 有第H寄存器或第H寄存器組，所述第H寄存器或第H寄存器組用于將待加擾比特進行延 遲后輸出到加擾電路；并且
[0040] 相鄰兩級加擾電路中，前一級的加擾電路的待加擾比特被延遲的時鐘周期數量相 比于后一級加擾電路少Y個，所述Y為相鄰兩級加擾計算單元之間，前一級加擾計算單元前 饋到后一級加擾計算單元的加擾狀態(tài)字被延遲輸出的時鐘周期數量。
[0041] 結合第H方面或者結合第H方面的第一種至第六種可能的實現方式中的一種，在 第八種可能的實現方式中，所述X個反饋計算單元中包括至少一個第一反饋計算單元，所 述第一反饋計算單元中包括W個加擾電路和W個多路選擇器，所述W個加擾電路通過所述 W個多路選擇器級聯(lián)為W級加擾電路，所述W級加擾電路按照級聯(lián)順序包括第0級至第W-I 級加擾電路，每級加擾電路用于對21XS個比特進行加擾，每級加擾電路加擾的比特的數量 相同或不同，W> 1，i為大于或等于0的整數，其中：
[0042] 每級加擾電路連接一個多路選擇器，所述多路選擇器的每一路輸入均為加擾狀態(tài) 字，所述多路選擇器的所有路輸入中有一路輸入被配置為有效，被配置為有效的一路輸入 對應的加擾狀態(tài)字被輸出到多路選擇器連接的加擾電路W參與加擾運算，其中，第i級加 擾電路連接的多路選擇器的輸入分別來自于第i級至第W-I級加擾電路的反饋W及第i-1 級加擾電路的前饋。
[0043] 結合第H方面或者結合第H方面的第一種至第六種可能的實現方式中的一種，在 第九種可能的實現方式中，所述X個反饋計算單元中包括至少一個第二反饋計算單元，所 述第二反饋計算單元包括L級加擾電路，所述L級加擾電路中至少有一級加擾電路由Ll 個加擾電路通過Ll個多路選擇器并聯(lián)構成，所述L級加擾電路中其余級加擾電路用于對 21XS個比特進行加擾，W> 1，i為等于0或大于0的整數，n為大于或等于0的整數，L> 1，1《Ll<L，其中；
[0044] 并聯(lián)的加擾電路中的每個加擾電路連接一個多路選擇器，并聯(lián)的加擾電路連接的 所有多路選擇器中；每個多路選擇器的每一路輸入均為加擾狀態(tài)字，每個多路選擇器的所 有路輸入中有一路輸入被配置為有效，被配置為有效的一路輸入對應的加擾狀態(tài)字被輸出 到多路選擇器連接的加擾電路W參與加擾運算，其中每個多路選擇器的輸入分別來自于自 身連接的加擾電路的反饋、本級加擾電路的所有后級加擾電路的反饋W及本級加擾電路的 前一級加擾電路的前饋；
[0045] 除所述并聯(lián)的加擾電路W外的每級加擾電路連接一個多路選擇器，所述除并聯(lián)的 加擾電路W外的所有級加擾電路連接的多路選擇器中；每個多路選擇器的每一路輸入均為 加擾狀態(tài)字，所述多路選擇器的所有路輸入中有一路輸入被配置為有效