一種在soc上實現(xiàn)視頻采集壓縮傳輸?shù)南到y(tǒng)和方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種在SOC上實現(xiàn)視頻采集壓縮傳輸?shù)南到y(tǒng)和方法，屬于視頻壓縮領(lǐng)域。
【背景技術(shù)】
[0002]當今社會快速發(fā)展，數(shù)字視頻的存儲與通信得到廣泛應(yīng)用，由于原始視頻數(shù)據(jù)量巨大，有效的視頻壓縮非常有必要，可大大降低視頻數(shù)據(jù)量，極大促進視頻的存儲和傳輸。
[0003]ARM+FPGA架構(gòu)開始在圖像視頻壓縮處理領(lǐng)域興起，而Zynq系列特有的ARM+FPGA單芯片架構(gòu)，Cortex-A9優(yōu)秀的雙核處理器性能，可進行復雜數(shù)字數(shù)據(jù)處理。但目前國內(nèi)基于該架構(gòu)進行的H.264視頻采集壓縮傳輸系統(tǒng)處于起步階段，相關(guān)成果較少。如何基于硬件系統(tǒng)實現(xiàn)視頻采集壓縮傳輸是本領(lǐng)域亟待解決的技術(shù)問題。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的在于克服現(xiàn)有技術(shù)的不足，提供一種在SOC上實現(xiàn)視頻采集壓縮傳輸?shù)南到y(tǒng)和方法，在ZedBoard開發(fā)板的基礎(chǔ)上完成視頻采集壓縮傳輸，提升整個系統(tǒng)視頻處理速度，克服了其他一些方法中視頻處理速度低的缺點。
[0005]本發(fā)明目的通過如下技術(shù)方案予以實現(xiàn):
[0006]提供一種基于SOC芯片的視頻壓縮傳輸裝置，包括AD模數(shù)轉(zhuǎn)換器，SOC芯片和接口芯片；
[0007]所述AD模數(shù)轉(zhuǎn)換器采集PAL模擬信號轉(zhuǎn)換為數(shù)字信號，并將數(shù)字信號發(fā)送至SOC芯片；
[0008]S0c芯片包括采集模塊、控制模塊、通訊模塊和數(shù)據(jù)壓縮模塊；
[0009]所述采集模塊包括數(shù)據(jù)采集子模塊、數(shù)據(jù)轉(zhuǎn)換子模塊、BRAM乒乓緩存器、第一DMA控制器和通訊控制器;數(shù)據(jù)采集子模塊接收AD模數(shù)轉(zhuǎn)換器輸出的數(shù)字信號，采集為YUV4:2:2Plane格式信號，并發(fā)送給數(shù)據(jù)轉(zhuǎn)換子模塊;數(shù)據(jù)轉(zhuǎn)換子模塊接收YUV4: 2: 2Plane格式信號，并轉(zhuǎn)換為YUV4: 2: OPacket格式數(shù)字視頻信號，發(fā)送給BRAM兵乓緩存器;BRAM乒乓緩存器接收YUV4:2: OPacket格式數(shù)字視頻信號并存儲于BRAM乒乓緩存中；所述第一DMA控制器控制第一直接序列存儲將BRAM乒乓緩存器中的YUV4: 2: OPacket格式數(shù)字視頻信號發(fā)送至第一DDR緩存；
[0010]所述數(shù)據(jù)壓縮模塊包括第一DDR緩存、編碼控制器、第二 DDR緩存和片上RAM存儲器;第一DDR緩存接收BRAM兵乓緩存器輸出的YUV4:2: OPacket格式數(shù)字視頻信號;編碼控制器讀取第一DDR緩存中存儲的YUV4:2: OPacket格式數(shù)字視頻信號，進行H.264編碼，并將生成的H.264壓縮碼流存放到第二 DDR緩存中；第二 DDR緩存接收編碼控制器發(fā)送的H.264壓縮碼流，并存儲;控制模塊控制第二直接序列存儲將第二DDR緩存存儲的H.264壓縮碼流發(fā)送至通訊模塊;片上RAM存儲器用于存儲編碼控制器發(fā)送的DDR緩存狀態(tài)標志，控制模塊循環(huán)讀取片上RAM存儲器中的DDR緩存狀態(tài)標志，并在讀取完成后更新DDR緩存狀態(tài)標志；[0011 ]所述通訊模塊接收H.264壓縮碼流并發(fā)送至接口芯片；
[0012]所述接口芯片接收通訊模塊輸出的H.264壓縮碼流，并向外發(fā)送。
[0013]優(yōu)選的，第一DDR緩存為雙緩存，每個緩存大小設(shè)置為622080字節(jié)，其中每個緩存的I?414720字節(jié)區(qū)間用于存放Y分量，414721?518400字節(jié)區(qū)間存放U分量，518401?622080區(qū)間存放V分量;第二 DDR緩存為多緩存，包括6個緩存，每個緩存大小設(shè)置為607.5千字節(jié)，按順序存放壓縮碼流。
[0014]優(yōu)選的，BRAM乒乓緩存器為雙緩存;其中包括用于存儲Y分量的兩個存儲緩存，分別為Ybufferl和Ybuffer2，每個存儲緩存大小為720字節(jié)；兩個U分量存儲緩存，分別為Ubuf ferl和Ubuffer2，存儲空間大小均為360字節(jié);兩個V分量存儲緩存，分別為Vbufferl和Vbuf fer2，存儲緩存大小均為360字節(jié)。
[0015]同時提供一種基于所述的基于SOC芯片的視頻壓縮傳輸裝置的視頻壓縮傳輸方法，包括下列步驟:
[0016](I)所述AD模數(shù)轉(zhuǎn)換器采集PAL模擬信號轉(zhuǎn)換為數(shù)字信號，并將數(shù)字信號發(fā)送至SOC芯片；
[0017](2)數(shù)據(jù)采集子模塊接收AD模數(shù)轉(zhuǎn)換器輸出的數(shù)字信號，采集為YUV4:2: 2Plane格式信號，并發(fā)送給數(shù)據(jù)轉(zhuǎn)換子模塊;數(shù)據(jù)轉(zhuǎn)換子模塊接收YUV4: 2: 2Plane格式信號，并轉(zhuǎn)換為YUV4:2: OPacket格式數(shù)字視頻信號，發(fā)送給BRAM兵乓緩存器；
[0018](3)所述第一 DMA控制器控制第一直接序列存儲(DMA)將BRAM乒乓緩存器中的YUV4:2: OPacket格式數(shù)字視頻信號發(fā)送至第一 DDR緩存；
[0019](4)編碼控制器(CPUO)讀取第一DDR緩存中存儲的YUV4: 2 = OPacket格式數(shù)字視頻信號，進行H.264編碼，并將生成的H.264壓縮碼流存放到第二DDR緩存中狀態(tài)標志為“O”的緩存中，存儲完成后，將片上RAM存儲器中對應(yīng)的緩存狀態(tài)標志由“O”更新為“I” ；
[0020](5)控制模塊(CPUl)循環(huán)讀取片上RAM存儲器中的DDR緩存狀態(tài)標志，當某一緩存標志為“I”時，控制第二直接序列存儲(DMA)將第二 DDR緩存中所述標志為“I”緩存中存儲的
H.264壓縮碼流發(fā)送至通訊模塊，并將所述緩存塊標志由“I”更新為“O” ；所述通訊模塊接收
H.264壓縮碼流并發(fā)送至接口芯片;所述接口芯片接收通訊模塊輸出的H.264壓縮碼流，并向外發(fā)送。
[0021]優(yōu)選的，步驟(5)之后還包括，接口芯片將H.264壓縮碼流發(fā)送給上位機，上位機接收碼流，解碼后在顯示器進行顯示。
[0022]優(yōu)選的，數(shù)據(jù)采集子模塊按行采集YUV4:2:2Plane格式信號;并按行發(fā)送給轉(zhuǎn)換子模塊，數(shù)據(jù)轉(zhuǎn)換子模塊對奇數(shù)行信號進行YUV分離，存于BRAM乒乓緩存器中對應(yīng)的Y空閑存儲緩存、U空閑存儲緩存和V空閑存儲緩存;對偶數(shù)行信號只分離出Y分量，并存儲到在BRAM乒乓緩存器中的Y空閑存儲空間。
[0023]本發(fā)明與現(xiàn)有技術(shù)相比具有如下優(yōu)點:
[0024](I)本發(fā)明在采集一行視頻的同時將YUV4:2: 2Plane數(shù)據(jù)轉(zhuǎn)換為YUV4:2: OPacket數(shù)據(jù)，并使用FPGA控制DMA傳輸，BRAM乒乓緩存器為雙緩存，兩個緩存一個存儲數(shù)據(jù)，一個發(fā)送數(shù)據(jù)，節(jié)省了等待的時間，不占用處理器的時鐘資源，提高了采集轉(zhuǎn)換速度，能夠?qū)崿F(xiàn)視頻數(shù)據(jù)實時轉(zhuǎn)換。
[0025](2)本發(fā)明采用第一 DDR緩存解決了壓縮速度與采集速度不匹配的問題，使壓縮模塊無需等待，能夠連續(xù)壓縮編碼。
[0026](3)本發(fā)明將編碼與碼流傳輸控制分開，編碼使用CPU0，碼流傳輸控制使用CPUl，極大提高了編碼速度;CPUO和CPUl之間通過片上RAM進行控制信息交互，高效便捷，進一步提高了數(shù)據(jù)傳輸速度。
[0027](4)由于通訊模塊的傳輸速度慢于編碼速度，本發(fā)明采用使用多緩存方式，協(xié)調(diào)編碼與發(fā)送速度，提高通路系統(tǒng)運行速度。
[0028](5)本發(fā)明采用SOC芯片，與單獨微處理器M⑶+FPGA的架構(gòu)相比，開發(fā)更便捷，功耗更低，更適于電池供電的彈上環(huán)境。
[0029](6)本發(fā)明能夠適用于彈上-40°?60°溫度范圍的嚴苛環(huán)境要求，經(jīng)溫度循環(huán)試驗表明，本發(fā)明的裝置性能穩(wěn)定，數(shù)據(jù)傳輸可靠;抗干擾能力強，使用于彈上惡劣的電磁輻射環(huán)境。
【附圖說明】
[0030]圖1為SOC視頻采集壓縮傳輸系統(tǒng)流程圖；
[0031 ]圖2為FPGA中數(shù)據(jù)采集部分示意圖；
[0032]圖3為每行YUV4:2:2Plane數(shù)據(jù)到Y(jié)UV4:2:0Packet數(shù)據(jù)的轉(zhuǎn)換圖；
[0033]圖4為將每行YUV4:2: OPacket數(shù)據(jù)通過DMA傳輸?shù)紻DR緩存的流程圖；
[0034]圖5為CPUl和CPUO通過片上RAM及第二DDR多緩存進行交互的示意圖。
【具體實施方式】
[0035]基于SOC芯片的視頻壓縮傳輸裝置如圖1所示，包括AD模數(shù)轉(zhuǎn)換器，接口芯片;所述AD模數(shù)轉(zhuǎn)換器采集PAL模擬信號轉(zhuǎn)換為數(shù)字信號，并將數(shù)字信號發(fā)送至SOC芯片；
[0036]S0c芯片包括采集模塊、控制模塊、通訊模塊和數(shù)據(jù)壓縮模塊；
[0037]所述采集模塊包括數(shù)據(jù)采集子模塊、數(shù)據(jù)轉(zhuǎn)換子模塊、BRAM乒乓緩存器、第一DMA控制器和通訊控制器;數(shù)據(jù)采集子模塊接收AD模數(shù)轉(zhuǎn)換器輸出的數(shù)字信號，采集為YUV4:2:2Plane格式信號，并發(fā)送給數(shù)據(jù)轉(zhuǎn)換子模塊;數(shù)據(jù)轉(zhuǎn)換子模塊接收YUV4: 2: 2Plane格式信號，并轉(zhuǎn)換為YUV4: 2: OPacket格式數(shù)字視頻信號，發(fā)送給BRAM兵乓緩存器;BRAM乒乓緩存器接收YUV4:2: OPacket格式數(shù)字視頻信號并存于BRAM乒乓緩存中；所述第一DMA控制器控制第一直接序列存儲(DMA)將BRAM兵乓緩存器中的YUV4:2 = OPacket格式數(shù)字視頻信號發(fā)送至第一 DDR緩存；
[0038]所述數(shù)據(jù)壓縮模塊包括第一DDR緩存、編碼控制器(CPU0)、第二DDR緩存和片上RAM存儲器;第一 DDR緩存接收BRAM乒乓緩存器輸出的YUV4:2: OPacket格式數(shù)字視頻信號;編碼控制器(CPUO)讀取第一 DDR緩存中存儲的YUV4:2 = OPacket格式數(shù)字視頻信號，進行H.264編碼，并將生成的H.264壓縮碼流存放到第二 DDR緩存中；第二 DDR緩存接收編碼控制器(CPUO)發(fā)送的H.264壓縮碼流，并存儲;控制模塊(CPU1)控制第二直接序列存儲(DMA)將第二 DDR緩存存儲的H.26