一種時鐘相位自適應的解調電路的制作方法
【專利摘要】本發(fā)明涉及一種時鐘相位自適應的解調電路，電路主要結構包括I路采樣解調器、Q路采樣解調器、比較器、時鐘延遲控制電路、時鐘延遲電路、IQ正交時鐘產(chǎn)生電路。電路可實現(xiàn)時鐘相位自適應，且電路結構實現(xiàn)簡單，實現(xiàn)成本低。
【專利說明】
一種時鐘相位自適應的解調電路
技術領域：
[0001] 本發(fā)明應用于13.56MHz非接觸讀卡器實現(xiàn)卡端負載返回信號的解調或用于近場 通信(NFC)被動通信模式(Passive)下的發(fā)起者（Initiator)實現(xiàn)目標(Target)返回信號的 解調。
【背景技術】：
[0002] 在現(xiàn)有技術下，實現(xiàn)上述功能的解調器電路主要包括如下幾種：
[0003] 最常見的二極管包絡檢波電路利用二極管的非線性來實現(xiàn)調幅信號的解調。當輸 入電壓大于輸出電壓時，二極管導通，電容充電，輸出電壓增大，當輸入電壓小于輸出電壓 時，二極管截止，電容放電，合理設計放電時常數(shù)和充電時常數(shù)，使輸出電壓值跟隨輸入電 壓的包絡進行變化，實現(xiàn)調幅信號的解調。由于二極管電流一電壓特性曲線呈現(xiàn)非線性特 征，這會造成信號失真;輸出信號有較大的波動，對后續(xù)濾波電路有較高的要求，尤其當信 號頻率與載波頻率差距較小時，濾波電路的設計難度就會較大。
[0004] 乘法器同步解調也是一種常用的解調方式，這種方式中，用一個與輸入信號同步 的周期性開關信號對輸入信號進行調制，當輸入為正半周期時，開關信號控制電路增益為+ 1，輸入為負半周期時，開關信號控制電路增益為-1，這種方式可被理解為輸入信號與一個 和載波同頻同步的方波信號做乘積。這種方式得到的輸出信號為一系列連續(xù)的正半周期正 弦信號，其頻率分量中包含了基帶分量以及載波的諧波分量，通過濾波器將高頻分量濾除， 即可得到低頻的基帶分量。由于諧波分量的幅度較大，所以當信號頻率與載波頻率頻率差 距較小時，濾波器的設計難度也較大。
[0005] 另一種方法是同步采樣解調器電路。在載波的峰值點或附近對載波信號的幅值進 行采樣，并在一個載波周期內對采樣值進行保持。這一方法輸出信號波動較小，解決了上述 兩種解調方式的問題。這一解調方法的關鍵是如何確定本地采樣時鐘的相位使采樣點在每 個時鐘周期內都在載波的峰值點或附近，因為采樣點越靠近載波的峰值，基帶信號的幅度 損失就越小。如果采用手動配置時鐘相位的方法則使用起來較為繁瑣不便，所以自適應時 鐘相位是使使用者更加方便的方式，本發(fā)明披露的電路可實現(xiàn)上述功能，且電路結構實現(xiàn) 簡單，低成本的同時實現(xiàn)時鐘相位調整的自動化和解調的高靈敏度。

【發(fā)明內容】
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[0006] 本發(fā)明提供一種時鐘相位自適應的解調電路，電路主要結構包括I路采樣解調器、 Q路采樣解調器、比較器、時鐘延遲控制電路、時鐘延遲電路、IQ正交時鐘產(chǎn)生電路。
[0007] 上述時鐘相位自適應解調電路特征在于，調制載波信號RX同時輸入到I路采樣解 調器和Q路采樣解調器，I路采樣解調器的輸出作為上述解調電路的輸出，Q路采樣解調器的 輸出作為調整時鐘相位的參考信號，可直接輸出給比較器的一個輸入端或經(jīng)過其它處理如 濾波后輸出給比較器的一個輸入端，比較器的另一輸入端接基準電壓，該基準電壓與RX信 號的直流電壓相同，比較器的輸出端連接到時鐘延遲控制電路的輸入端，時鐘延遲控制電 路根據(jù)比較器輸出信號的狀態(tài)輸出控制信號給時鐘延遲電路的一個輸入端，時鐘延遲電路 另一輸入端接本地時鐘信號，時鐘延遲電路根據(jù)時鐘延遲控制電路的輸入信號將本地時鐘 信號延遲一定的時間并將延遲后的時鐘信號輸出到IQ正交時鐘產(chǎn)生電路，IQ正交時鐘產(chǎn)生 電路利用輸入的延遲后的時鐘信號產(chǎn)生正交的即相位相差90度的IQ兩路信號并分別輸出 給I路采樣解調器和Q路采樣解調器。
[0008] 上述電路工作的原理是電路IQ兩路采樣解調器的采樣時鐘的相位相差90度，那么 當I路采樣在信號的峰值點附近時，Q路采樣點恰好位于信號的中間電平即RX信號的直流電 壓點，所以通過檢測Q路的采樣輸出電平是否等于RX信號的直流電壓點，就可以判斷出I路 采樣點是否位于載波的峰值附近。
[0009] 上述電路的優(yōu)點在于，用于采樣解調的本地時鐘信號的相位自適應，即電路可以 自動地將I路采樣解調器的采樣點在在載波的峰值點附近，從而最大限度地減小基帶信號 的幅度損失。
[0010] 上述電路的優(yōu)點還在于，不直接用I路信號判斷其采樣解調器采樣點是否在載波 峰值附近，而利用與I路成正交關系的Q路信號進行判斷，降低了判斷的難度，使電路實現(xiàn)簡 單。
[0011]上述采樣解調器的特征在于，用與輸入調制載波信號RX同頻的本地時鐘信號對RX 信號進行采樣，并在一個載波周期內對采樣值進行保持，從而得到RX信號的包絡。
[0012] 上述采樣解調器的特征還在于，I路采樣解調器和Q路采樣解調器的電路結構完全 相同。
[0013] 上述時鐘延遲控制電路的特征在于，電路的工作原理如下：在進行一次數(shù)據(jù)接收 開始前，控制時鐘延遲電路的延遲時間配置從初始值依次進行增加，直到比較器的輸出信 號發(fā)生翻轉，則保持時鐘延遲時間的當前配置。
[0014] 上述時鐘延遲電路的特征在于，其輸入時鐘信號為與RX信號同頻或倍頻的本地時 鐘信號，而非從RX信號中提取的信號。
[0015] 上述時鐘延遲電路的特征在于，按照延遲時間配置對本地時鐘信號進行相應的延 遲。
[0016] 上述正交時鐘產(chǎn)生電路的特征在于，能利用輸入的時鐘信號產(chǎn)生兩組相位相差90 度的信號。
【附圖說明】：
[0017] 圖1表示本發(fā)明的時鐘相位自適應的解調電路的結構圖
[0018] 圖2表示本發(fā)明的一個具體實施例
[0019] 圖3表示具體實施的流程圖
[0020] 圖4表示具體實施例的各節(jié)點信號波形圖
【具體實施方式】：
[0021] 圖2表示本發(fā)明的時鐘相位自適應的解調電路的一種具體形式，調制載波信號RX (頻率為13.56MHz)同時輸入到I路采樣解調器和Q路采樣解調器，，I路MIXER的輸出作為為 后級電路的輸入，Q路MIXER的輸出經(jīng)過跟隨器增強信號的驅動能力，然后經(jīng)過低通濾波器 濾除高頻干擾后與VMID進行比較(VMID為RX信號的直流電壓），比較結果輸出給時鐘延遲控 制電路，時鐘延遲控制電路對該輸入信號進行判斷，并根據(jù)判斷結果配置CLKDELAY[5:0]， 時鐘延遲電路內部由64級延遲單元組成，根據(jù)CLKDELAY[ 5:0 ]的配置，會有相應個數(shù)的的延 遲單元加入延遲串對輸入的頻率為27.12MHz的時鐘CLK進行延遲，延遲后的時鐘CLK_D輸出 給正交時鐘產(chǎn)生電路生成四路非交疊的13.5 6 M H z時鐘，分別輸入到IQ兩路混頻電路 (MIXER)。
[0022]圖3表示上述電路的工作流程圖，電路的工作流程如下：CLKDELAY[5:0]的初始值 為000000，CLK180初始值為0,此時根據(jù)Q路MIXER內信號采樣點的不同，比較器C0MP的輸出 C0MP0UT會有一個值a(當Q路MIXER內信號采樣點位于VMID之上時，a= 1;當Q路MIXER內信號 采樣點位于VMID之下時，a = 0)，數(shù)字電路會檢測當前a的值，然后設置CLKDELAY[5:0]配置 值加1，等待twa i t時間之后，對C0MP0UT再進行判斷，如果C0MP0UT = a，則會將CLKDELAY [ 5: 0]配置值再加1，等待twait時間之后，對⑶MP0UT再進行判斷，循環(huán)執(zhí)行上述操作，直到 COMPOUT=S,則當前的CLKDELAY[5:0]配置值能使Q路信號采樣點為VMID附近，而I路信號 采樣點為載波的峰值點附近，此時電路保持當前的CLKDELAY [ 5:0 ]配置值不再增加。
[0023]應予說明的是，上述實施方式并非限制本發(fā)明，本領域技術人員在不偏離由所附 權利要求限定的本發(fā)明范圍條件下可以設計出多種可選實施方式。在權利要求中，置于圓 括號內的任何說明都不應當被理解為限制權利要求。提及的單個元件或模塊不排除存在多 個這種元件或模塊，反之亦然。
【主權項】
1. 一種時鐘相位自適應的解調電路，電路主要結構包括I路采樣解調器、Q路采樣解調 器、比較器、時鐘延遲控制電路、時鐘延遲電路、IQ正交時鐘產(chǎn)生電路，其特征在于，調制載 波信號RX同時輸入到I路采樣解調器和Q路采樣解調器，I路采樣解調器的輸出作為上述解 調電路的輸出，Q路采樣解調器的輸出作為調整時鐘相位的參考信號，可直接輸出給比較器 的一個輸入端或經(jīng)過其它處理如濾波后輸出給比較器的一個輸入端，比較器的另一輸入端 接基準電壓，該基準電壓與RX信號的直流電壓相同，比較器的輸出端連接到時鐘延遲控制 電路的輸入端，時鐘延遲控制電路根據(jù)比較器輸出信號的狀態(tài)輸出控制信號給時鐘延遲電 路的一個輸入端，時鐘延遲電路另一輸入端接本地時鐘信號，時鐘延遲電路根據(jù)時鐘延遲 控制電路的輸入信號將本地時鐘信號延遲一定的時間并將延遲后的時鐘信號輸出到IQ正 交時鐘產(chǎn)生電路，IQ正交時鐘產(chǎn)生電路利用輸入的延遲后的時鐘信號產(chǎn)生正交的即相位相 差90度的IQ兩路信號并分別輸出給I路采樣解調器和Q路采樣解調器。2. 根據(jù)權利要求1所述一種時鐘相位自適應的解調電路，其特征在于，所述I路采樣解 調器、Q路采樣解調器用與輸入調制載波信號RX同頻的本地時鐘信號對RX信號進行采樣，并 在一個載波周期內對采樣值進行保持，從而得到RX信號的包絡。3. 根據(jù)權利要求1所述一種時鐘相位自適應的解調電路，其特征還在于，所述I路采樣 解調器和Q路采樣解調器的電路結構完全相同。4. 根據(jù)權利要求1所述一種時鐘相位自適應的解調電路，其特征在于，所述時鐘延遲控 制電路的工作原理如下：在進行一次數(shù)據(jù)接收開始前，控制時鐘延遲電路的延遲時間配置 從初始值依次進行增加，直到比較器的輸出信號發(fā)生翻轉，則保持時鐘延遲時間的當前配 置。5. 根據(jù)權利要求1所述一種時鐘相位自適應的解調電路，其特征在于，所述時鐘延遲電 路的輸入時鐘信號為與RX信號同頻或倍頻的本地時鐘信號，而非從RX信號中提取的信號。6. 根據(jù)權利要求1所述一種時鐘相位自適應的解調電路，其特征在于，所述時鐘延遲電 路按照延遲時間配置對本地時鐘信號進行相應的延遲。
【文檔編號】H04L27/38GK105959247SQ201610352762
【公開日】2016年9月21日
【申請日】2016年5月26日
【發(fā)明人】馬利遠
【申請人】北京中電華大電子設計有限責任公司