基于可逆邏輯門的加密系統(tǒng)的模逆電路的制作方法
【技術(shù)領(lǐng)域】
[0001] 本實(shí)用新型設(shè)及基于可逆邏輯口的加密系統(tǒng)的模逆電路。
【背景技術(shù)】
[0002] 在加密系統(tǒng)中，AES作為新的對(duì)稱密碼標(biāo)準(zhǔn)是密碼學(xué)上最重要的發(fā)展。其安全性、 可靠性更強(qiáng)，已廣泛應(yīng)用在通信網(wǎng)絡(luò)、銀行系統(tǒng)、軍隊(duì)通訊等領(lǐng)域。AES的加/解密運(yùn)算過程 非常復(fù)雜，耗費(fèi)大量的處理器時(shí)間及計(jì)算機(jī)資源。通常分為硬件和軟件兩種實(shí)現(xiàn)形式。盡 管軟件方式實(shí)現(xiàn)加/解密過程方便且設(shè)計(jì)靈活，但其計(jì)算量非常大，實(shí)現(xiàn)速度較慢且安全 性得不到保證。
[0003] Landauer提出在不可逆邏輯計(jì)算中，每位信息的丟失，產(chǎn)生kT1n2焦耳的熱量， 其中k為波爾茲曼常量，T為執(zhí)行操作時(shí)的環(huán)境溫度。同時(shí)，根據(jù)Bennett理論，當(dāng)且僅當(dāng) 口網(wǎng)絡(luò)由可逆口構(gòu)成時(shí)，做到能量零損耗是可能的。在傳統(tǒng)電路中能量的消耗是由計(jì)算的 不可逆性引起的，然后可逆邏輯操作不丟失任何信息且消耗很少的熱量。 【實(shí)用新型內(nèi)容】
[0004] 本實(shí)用新型所要解決的技術(shù)問題是實(shí)現(xiàn)用于低功耗加密系統(tǒng)AES的模逆運(yùn)算單 元，W達(dá)到解決AES加密系統(tǒng)中功耗要求比較高的數(shù)據(jù)加密問題的目的。
[0005] 為了實(shí)現(xiàn)上述目的，本實(shí)用新型采用的技術(shù)方案為：一種基于可逆邏輯口的加密 系統(tǒng)的模逆電路，所述模逆運(yùn)算電路由可逆寄存器、多路選擇器、移位寄存器、優(yōu)先編碼器 和比較器級(jí)聯(lián)而成，所述的可逆寄存器中的MXR寄存器、BXR寄存器、A2寄存器和B2寄存器 的輸出信號(hào)分別經(jīng)過多路選擇器輸送至可逆寄存器中的A3R寄存器、B3R寄存器、A2R寄存 器和B2R寄存器，所述的A3R寄存器輸出信號(hào)經(jīng)寄存器A3X發(fā)送至第一優(yōu)先編碼器，B3R寄 存器輸出信號(hào)經(jīng)移位寄存器B3X發(fā)送至第二優(yōu)先編碼器，所述的第一優(yōu)先編碼器和第二優(yōu) 先編碼器輸出信號(hào)至比較器，所述的A2R寄存器輸出信號(hào)至寄存器A2X，所述的B2R寄存器 輸出信號(hào)至移位寄存器B2X。
[0006] 所述的可逆寄存器由4個(gè)可逆D觸發(fā)器級(jí)聯(lián)構(gòu)成，上一個(gè)可逆D觸發(fā)器的第一比 特輸出作為下一個(gè)可逆D觸發(fā)器的時(shí)鐘輸入。
[0007] 所述的可逆移位寄存器由4選1多路選擇器、可逆D觸發(fā)器和FG口級(jí)聯(lián)構(gòu)成，4選 1多路選擇器根據(jù)控制端SO、Sl的值從4路信號(hào)中選擇1路輸出到可逆D觸發(fā)器，所述的 FG口實(shí)現(xiàn)信號(hào)拷貝功能。
[0008] 所述可逆D觸發(fā)器由NDFG口構(gòu)成，所述的NDFG口的第一比特輸入作為時(shí)鐘信號(hào)， 第二比特輸入作為可逆D觸發(fā)器的數(shù)據(jù)輸入端，第四比特輸入設(shè)置為恒定輸入端0,第四比 特輸出反饋到第=比特輸入。
[0009] 所述的優(yōu)先編碼器由3個(gè)MFRG口級(jí)聯(lián)構(gòu)成，第一個(gè)MFRG口的第一比特輸出和第 二比特輸出分別作為第二個(gè)MFRG口的第二比特輸入和第S個(gè)MFRG口的第一比特輸入，第 二個(gè)MFRG口的第一比特輸出作為第S個(gè)MFRG口的第二比特輸入，第二個(gè)MFRG口的第二輸 比特輸出是編碼輸出端YO,第S個(gè)MFRG口的第二輸出是編碼輸出端Yl。
[0010] 所述的比較器由2個(gè)ZRQCl口、2個(gè)PG口和1個(gè)FVG口級(jí)聯(lián)構(gòu)成，其中ZRQCl口可 實(shí)現(xiàn)1位數(shù)值的比較。
[0011] 所述的多路選擇器由若干MFRG口級(jí)聯(lián)構(gòu)成，所述的多路選擇器包括2_1MUX、 3_1MUX和4_1MUX，所述的2_1MUX是將MFRG口的第一比特輸入作為控制端S，第二、第S比 特輸入分別作為數(shù)據(jù)輸入端II、10,第S比特輸出是選擇要輸出的數(shù)據(jù)；所述的3_1MUX由 兩個(gè)MFRG口級(jí)聯(lián)而成，第一個(gè)MFRG口的第S比特輸出作為第二個(gè)MFRG口的第S比特輸 入，兩個(gè)MFRG口的第一輸入比特分別作為控制端Sl和S0,第二個(gè)MFRG口的第S比特輸出 是其選擇要輸出的數(shù)據(jù)；所述的4_1MUX由S個(gè)MFRG口級(jí)聯(lián)而成，第一個(gè)MFRG口的第一比 特輸出作為第二個(gè)MFRG口的第一比特輸入，第一個(gè)和第二個(gè)MFRG口的第S比特輸出依次 作為第S個(gè)MFRG口的第S比特輸入和第二比特輸入，第S個(gè)MFRG口的第S比特輸出是其 選擇要輸出的數(shù)據(jù)。
[0012] 本實(shí)用新型由于采用了可逆邏輯口設(shè)計(jì)，并將其運(yùn)用到AES加密系統(tǒng)中，不僅解 決了能耗問題，而且有效地提高了加/解密的效率和安全性，采用此設(shè)計(jì)的AES加密系統(tǒng)更 加安全可靠。
【附圖說明】
[0013] 下面對(duì)本實(shí)用新型說明書中每幅附圖表達(dá)的內(nèi)容作簡要說明：
[0014] 圖1是基于可逆邏輯口的模逆電路的結(jié)構(gòu)框圖； 陽01引 圖2 (a)是可逆口NDFG的結(jié)構(gòu)圖；
[0016] 圖2化）是可逆D觸發(fā)器的結(jié)構(gòu)圖；
[0017] 圖3是四位可逆寄存器的結(jié)構(gòu)圖；
[0018] 圖4(a)是2_1可逆多路選擇器的結(jié)構(gòu)圖；
[0019] 圖4(b)是3_1可逆多路選擇器的結(jié)構(gòu)圖；
[0020] 圖4(c)是4_1可逆多路選擇器的結(jié)構(gòu)圖；
[0021] 圖5是四位可逆通用移位寄存器的結(jié)構(gòu)圖； 陽02引圖6是4_2可逆優(yōu)先編碼器的結(jié)構(gòu)圖；
[0023] 圖7是兩位可逆比較器的結(jié)構(gòu)圖。
【具體實(shí)施方式】
[0024] 本實(shí)用新型通過硬件方式實(shí)現(xiàn)AES加密操作，不僅可W降低處理器負(fù)擔(dān)、提升速 度，而且能夠有效地提高加/解密的效率和安全性。AES常用于諸如移動(dòng)電話、智能卡等一 些手持設(shè)備中，而運(yùn)些移動(dòng)設(shè)備對(duì)功耗要求非常苛刻，因此，研究如何設(shè)計(jì)低功耗的AES加 密系統(tǒng)具有重要的意義。通過使用可逆邏輯口設(shè)計(jì)的模逆電路去構(gòu)建AES加密系統(tǒng)，可W 大大降低系統(tǒng)的功耗，從而使算法可靠性更強(qiáng)。
[0025] 如圖1所示，基于可逆邏輯口的AES加密系統(tǒng)的模逆電路主要由12個(gè)寄存器、2 個(gè)3選1多路選擇器、2個(gè)2選1多路選擇器、2個(gè)移位寄存器、2個(gè)4_2優(yōu)先編碼器和1個(gè) 2位比較器級(jí)聯(lián)構(gòu)成，各個(gè)功能單元中的器件采用可逆邏輯口設(shè)計(jì)，進(jìn)而完成各功能單元的 可逆設(shè)計(jì)，可W避免AES加密系統(tǒng)中因邏輯信息位的丟失而產(chǎn)生的能量損耗，減少了系統(tǒng) 能耗，從而使得運(yùn)用此設(shè)計(jì)的加密系統(tǒng)更加安全可靠。
[00%] 作為可逆模逆電路中的重要組成單元4位可逆的通用移位寄存器，它由so、Sl端 聯(lián)合控制，具體功能見表1。
[0027]
[0028] 表1、通用移位寄存器的功能表
[0029] 可逆的D觸發(fā)器由設(shè)計(jì)的新型可逆口NDFG構(gòu)成，設(shè)置NDFG口的輸入端D恒定為0 且將輸出端S反饋到輸入端C上即構(gòu)成可逆的D觸發(fā)器。利用現(xiàn)有的可逆口MFRG構(gòu)建2選 1多路選擇器2_1MUX、3選1多路選擇器3_1MUX及4選1多路選擇器4_1MUX，其中2_1MUX 由1個(gè)MFRG口構(gòu)成，3_1MUX由2個(gè)MFRG口級(jí)聯(lián)組成，4_1MUX由3個(gè)MFRG口級(jí)聯(lián)構(gòu)成。4 位的可逆寄存器由4個(gè)可逆D觸發(fā)器級(jí)聯(lián)組成，前一個(gè)D觸發(fā)器的第1個(gè)比特輸出作為下一 個(gè)觸發(fā)器的時(shí)鐘輸入。利用4個(gè)4_1MUX、4個(gè)可逆D觸發(fā)器