專利名稱：基于fpga芯片的多路ip視頻編碼卡的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及視頻數(shù)據(jù)處理技術(shù)領(lǐng)域，特別涉及一種基于FPGA芯片的多路IP視頻編碼卡。
背景技術(shù)：
目前，基于網(wǎng)絡(luò)交換的多路圖像處理器具有網(wǎng)絡(luò)視頻信號(hào)處理能力，幾乎可以接入不限量的網(wǎng)絡(luò)視頻信號(hào)，其采用軟件對(duì)網(wǎng)絡(luò)視頻信號(hào)進(jìn)行處理，具體流程為步驟1、軟解具有相應(yīng)功能的軟件將網(wǎng)絡(luò)編碼壓縮視頻數(shù)據(jù)解碼為通用格式的網(wǎng)絡(luò)視頻信號(hào)，使得網(wǎng)絡(luò)視頻信號(hào)的接入種類不受限制，通過(guò)對(duì)客戶提供的SDK進(jìn)行二次開(kāi)發(fā)，網(wǎng)絡(luò)視頻信號(hào)的接入更加靈活。步驟2、軟編對(duì)于軟解后的通用格式的網(wǎng)絡(luò)視頻信號(hào)，具有相應(yīng)功能的軟件再將其編碼為網(wǎng)絡(luò)編碼壓縮視頻數(shù)據(jù)，使編碼后的視頻數(shù)據(jù)在公司級(jí)產(chǎn)品內(nèi)部傳輸處理并顯
7J\ ο上述軟解和軟編技術(shù)的優(yōu)點(diǎn)是代碼資源豐富，使用靈活，在出現(xiàn)問(wèn)題的情況下也容易控制。軟編的缺點(diǎn)是對(duì)于通用的CPU編碼，由于沒(méi)有專有硬核編碼器支持，畫質(zhì)和碼流都難以控制，速度上也有延時(shí)，不得不犧牲某一方面而換取另一方面的提高，且受限于處理器的處理速度，難以同時(shí)處理多路網(wǎng)絡(luò)視頻信號(hào)。

發(fā)明內(nèi)容
本發(fā)明提出了一種基于FPGA芯片的多路IP視頻編碼卡，用硬件實(shí)現(xiàn)對(duì)網(wǎng)絡(luò)視頻信號(hào)的壓縮編碼。本發(fā)明基于FPGA芯片的多路IP視頻編碼卡，包括FPGA芯片，用于接收計(jì)算機(jī)通過(guò)PCIe發(fā)來(lái)的數(shù)據(jù)包，從所述數(shù)據(jù)包中解析出視頻數(shù)據(jù)和控制信息，將解析出的所述視頻數(shù)據(jù)和控制信息轉(zhuǎn)發(fā)至視頻編解碼芯片，將視頻編解碼芯片編碼后的視頻數(shù)據(jù)通過(guò)PCIe返回給計(jì)算機(jī)；視頻編解碼芯片，用于按照所述控制信息對(duì)所述視頻數(shù)據(jù)進(jìn)行編碼。優(yōu)選地，所述FPGA芯片還用于從所述數(shù)據(jù)包中解析出音頻數(shù)據(jù)，將解析出的音頻數(shù)據(jù)轉(zhuǎn)發(fā)至所述視頻編解碼芯片，所述視頻編解碼芯片還用于按照所述控制信息對(duì)所述音頻數(shù)據(jù)進(jìn)行編碼，并將編碼后的音頻數(shù)據(jù)和視頻數(shù)據(jù)打包在一起，所述FPGA芯片將打包在一起的音頻數(shù)據(jù)和視頻數(shù)據(jù)通過(guò)PCIe返回給計(jì)算機(jī)。優(yōu)選地，所述視頻數(shù)據(jù)有η路，所述視頻編解碼芯片的個(gè)數(shù)是η個(gè)，所述FPGA芯片還用于將解析出的各路視頻數(shù)據(jù)分發(fā)給各所述視頻編解碼芯片，各所述視頻編解碼芯片按照所述控制信息對(duì)接收到的視頻數(shù)據(jù)進(jìn)行編碼，所述FPGA芯片將各所述視頻編解碼芯片編碼后的各路視頻數(shù)據(jù)打包后通過(guò)PCIe返回給計(jì)算機(jī)。優(yōu)選地，所述FPGA芯片還用于對(duì)解析出的所述視頻數(shù)據(jù)進(jìn)行色彩空間轉(zhuǎn)換后再轉(zhuǎn)發(fā)至所述視頻編解碼芯片。優(yōu)選地，所述視頻編解碼芯片為H. 264視頻編解碼芯片。本發(fā)明基于FPGA芯片的多路IP視頻編碼卡，包括FPGA芯片和視頻編解碼芯片， 其中，F(xiàn)PGA芯片完成于計(jì)算機(jī)之間的數(shù)據(jù)交互，并對(duì)多路視頻數(shù)據(jù)進(jìn)行解包和分包，視頻編解碼芯片對(duì)各路視頻數(shù)據(jù)進(jìn)行編碼。本發(fā)明用上述硬件電路實(shí)現(xiàn)對(duì)視頻數(shù)據(jù)的編碼壓縮， 相比軟件編碼，速度延時(shí)小，畫質(zhì)和碼流容易控制，如果需要對(duì)多路視頻數(shù)據(jù)同時(shí)處理，通過(guò)增加視頻編解碼芯片即可實(shí)現(xiàn)，由于只采用了 FPGA芯片和視頻編解碼芯片，結(jié)構(gòu)簡(jiǎn)單， 數(shù)據(jù)流清晰，縮小了板卡空間，降低了物料成本，增加了靈活性。


圖1是本發(fā)明基于FPGA芯片的多路IP視頻編碼卡的結(jié)構(gòu)示意圖；圖2是本發(fā)明基于FPGA芯片的多路IP視頻編碼卡與計(jì)算機(jī)之間數(shù)據(jù)處理的關(guān)系圖。
具體實(shí)施例方式為了描述方便，將本發(fā)明基于FPGA芯片的多路IP視頻編碼卡簡(jiǎn)稱為IP卡，此處的IP是網(wǎng)絡(luò)的意思。本IP卡通過(guò)金手指插在計(jì)算機(jī)或服務(wù)器的PCIe插槽上，作用是代替計(jì)算機(jī)軟件實(shí)現(xiàn)視頻數(shù)據(jù)的編碼壓縮。下面結(jié)合附圖和實(shí)施例詳細(xì)解釋本發(fā)明。本發(fā)明基于FPGA芯片的多路IP視頻編碼卡，如圖1所示，包括FPGA芯片，用于接收計(jì)算機(jī)通過(guò)PCIe發(fā)來(lái)的數(shù)據(jù)包，從所述數(shù)據(jù)包中解析出視頻數(shù)據(jù)和控制信息，將解析出的所述視頻數(shù)據(jù)和控制信息轉(zhuǎn)發(fā)至視頻編解碼芯片，將視頻編解碼芯片編碼后的視頻數(shù)據(jù)通過(guò)PCIe返回給計(jì)算機(jī)；視頻編解碼芯片，用于按照所述控制信息對(duì)所述視頻數(shù)據(jù)進(jìn)行編碼。由圖1及上述描述可知，F(xiàn)PGA芯片與視頻編解碼芯片相連構(gòu)成了本IP卡，本IP卡結(jié)構(gòu)簡(jiǎn)單，數(shù)據(jù)流清晰。如圖2所示，計(jì)算機(jī)或服務(wù)器把接收到的采用非標(biāo)視頻編碼技術(shù)編碼的多路視頻數(shù)據(jù)解壓縮為YUV或者RGB數(shù)據(jù)格式后，再連同解碼后的音頻數(shù)據(jù)(可有可無(wú)，根據(jù)系統(tǒng)定)和控制信息，一起按照PCIe傳輸協(xié)議打包。其中，每路視頻數(shù)據(jù)需要打上該路的標(biāo)示 (如視頻1、視頻2、視頻n-1、和視頻η)，以區(qū)別其他路視頻數(shù)據(jù)，對(duì)應(yīng)視頻數(shù)據(jù)的音頻數(shù)據(jù)也要打上同該路視頻數(shù)據(jù)相同的標(biāo)示。音視頻數(shù)據(jù)有η路，相應(yīng)地，視頻編解碼芯片有η 個(gè)。FPGA芯片的EMAC接口直接從PCIe接收計(jì)算機(jī)發(fā)來(lái)的數(shù)據(jù)包，F(xiàn)PGA芯片解析數(shù)據(jù)包，數(shù)據(jù)包中包含計(jì)算機(jī)的控制信息和η路音視頻數(shù)據(jù)。FPGA芯片負(fù)責(zé)把每路音視頻數(shù)據(jù)拆成PCIe數(shù)據(jù)包規(guī)定的大小，然后發(fā)送到PCIe的內(nèi)存中，等被拆的數(shù)據(jù)包達(dá)到一個(gè)網(wǎng)絡(luò)數(shù)據(jù)包的大小后，再通過(guò)PCIe傳送出去。對(duì)于多路網(wǎng)絡(luò)數(shù)據(jù)，只需在PCIe的內(nèi)存中預(yù)先劃分多個(gè)區(qū)域，每個(gè)區(qū)域存放指定的一路網(wǎng)絡(luò)數(shù)據(jù)，這樣就能在PCIe中傳輸多路的網(wǎng)絡(luò)數(shù)據(jù)。 通過(guò)PCIe再傳回給PC機(jī)，進(jìn)行后續(xù)處理輸出。PCIe根據(jù)視頻數(shù)據(jù)路數(shù)的不同采用不同的規(guī)格，如XI、Χ4、Χ8。作為一個(gè)優(yōu)選的實(shí)施例，所述視頻編解碼芯片為H. 264視頻編解碼芯片，即采用H. 264編碼技術(shù)的視頻編解碼芯片。若視頻編解碼芯片的功能有欠缺，所述FPGA芯片可以通過(guò)增加相應(yīng)功能予以補(bǔ)充，如對(duì)解析出的音視頻數(shù)據(jù)進(jìn)行色彩空間轉(zhuǎn)換等等處理。采用本IP卡對(duì)音視頻數(shù)據(jù)進(jìn)行編碼，相比軟件編碼，速度延時(shí)小，畫質(zhì)和碼流容易控制，如果需要對(duì)多路視頻數(shù)據(jù)同時(shí)處理，通過(guò)增加視頻編解碼芯片即可實(shí)現(xiàn)。以上所述的本發(fā)明實(shí)施方式，并不構(gòu)成對(duì)本發(fā)明保護(hù)范圍的限定。任何在本發(fā)明的精神和原則之內(nèi)所作的修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明的權(quán)利要求保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種基于FPGA芯片的多路IP視頻編碼卡，其特征在于，包括FPGA芯片，用于接收計(jì)算機(jī)通過(guò)PCIe發(fā)來(lái)的數(shù)據(jù)包，從所述數(shù)據(jù)包中解析出視頻數(shù)據(jù)和控制信息，將解析出的所述視頻數(shù)據(jù)和控制信息轉(zhuǎn)發(fā)至視頻編解碼芯片，將視頻編解碼芯片編碼后的視頻數(shù)據(jù)通過(guò)PCIe返回給計(jì)算機(jī)；視頻編解碼芯片，用于按照所述控制信息對(duì)所述視頻數(shù)據(jù)進(jìn)行編碼。
2.根據(jù)權(quán)利要求1所述的基于FPGA芯片的多路IP視頻編碼卡，其特征在于，所述FPGA 芯片還用于從所述數(shù)據(jù)包中解析出音頻數(shù)據(jù)，將解析出的音頻數(shù)據(jù)轉(zhuǎn)發(fā)至所述視頻編解碼芯片，所述視頻編解碼芯片還用于按照所述控制信息對(duì)所述音頻數(shù)據(jù)進(jìn)行編碼，并將編碼后的音頻數(shù)據(jù)和視頻數(shù)據(jù)打包在一起，所述FPGA芯片將打包在一起的音頻數(shù)據(jù)和視頻數(shù)據(jù)通過(guò)PCIe返回給計(jì)算機(jī)。
3.根據(jù)權(quán)利要求1或2所述的基于FPGA芯片的多路IP視頻編碼卡，其特征在于，所述視頻數(shù)據(jù)有η路，所述視頻編解碼芯片的個(gè)數(shù)是η個(gè)，所述FPGA芯片還用于將解析出的各路視頻數(shù)據(jù)分發(fā)給各所述視頻編解碼芯片，各所述視頻編解碼芯片按照所述控制信息對(duì)接收到的視頻數(shù)據(jù)進(jìn)行編碼，所述FPGA芯片將各所述視頻編解碼芯片編碼后的各路視頻數(shù)據(jù)打包后通過(guò)PCIe返回給計(jì)算機(jī)。
4.根據(jù)權(quán)利要求1或2所述的基于FPGA芯片的多路IP視頻編碼卡，其特征在于，所述FPGA芯片還用于對(duì)解析出的所述視頻數(shù)據(jù)進(jìn)行色彩空間轉(zhuǎn)換后再轉(zhuǎn)發(fā)至所述視頻編解碼芯片。
5.根據(jù)權(quán)利要求1或2所述的基于FPGA芯片的多路IP視頻編碼卡，其特征在于，所述視頻編解碼芯片為H. 264視頻編解碼芯片。
全文摘要
本發(fā)明公開(kāi)了一種基于FPGA芯片的多路IP視頻編碼卡，包括FPGA芯片和視頻編解碼芯片，其中，F(xiàn)PGA芯片完成于計(jì)算機(jī)之間的數(shù)據(jù)交互，并對(duì)多路視頻數(shù)據(jù)進(jìn)行解包和分包，視頻編解碼芯片對(duì)各路視頻數(shù)據(jù)進(jìn)行編碼。本發(fā)明用上述硬件電路實(shí)現(xiàn)對(duì)視頻數(shù)據(jù)的編碼壓縮，相比軟件編碼，速度延時(shí)小，畫質(zhì)和碼流容易控制，如果需要對(duì)多路視頻數(shù)據(jù)同時(shí)處理，通過(guò)增加視頻編解碼芯片即可實(shí)現(xiàn)，由于只采用了FPGA芯片和視頻編解碼芯片，結(jié)構(gòu)簡(jiǎn)單，數(shù)據(jù)流清晰，縮小了板卡空間，降低了物料成本，增加了靈活性。
文檔編號(hào)H04N7/24GK102427523SQ201110305540
公開(kāi)日2012年4月25日 申請(qǐng)日期2011年10月10日 優(yōu)先權(quán)日2011年10月10日
發(fā)明者吳煥新, 楊燈 申請(qǐng)人:廣東威創(chuàng)視訊科技股份有限公司