技術(shù)編號：7518679
提示：您尚未登錄，請點(diǎn) 登 陸 后下載，如果您還沒有賬戶請點(diǎn) 注 冊 ，登陸完成后，請刷新本頁查看技術(shù)詳細(xì)信息。本發(fā)明涉及集成電路領(lǐng)域的一種上拉電阻電路結(jié)構(gòu)。 背景技術(shù)在集成電路中，上拉電阻的使用相當(dāng)頻繁。所謂上拉，就是將某電位點(diǎn)通過電阻與 電源VDD相連，從而將不確定的信號通過該電阻嵌位在高電平，該電阻同時起限流作用。實(shí) 際應(yīng)用中，通常是通過一個寬長比比較小的MOS管來實(shí)現(xiàn)上拉電阻的功能。以PMOS管為例， 如附圖1所示為傳統(tǒng)的采用一個PMOS管作為上拉電阻的情形。根據(jù)PMOS管的特性，源極 接電源VDD，柵極接地時PMOS管導(dǎo)通，則漏極輸出的一定是高電平。通常的...
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該類技術(shù)注重原理思路，無完整電路圖，適合研究學(xué)習(xí)。