專利名稱：一種上拉電阻電路結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路領(lǐng)域的一種上拉電阻電路結(jié)構(gòu)。
背景技術(shù)：
在集成電路中，上拉電阻的使用相當頻繁。所謂上拉，就是將某電位點通過電阻與 電源VDD相連，從而將不確定的信號通過該電阻嵌位在高電平，該電阻同時起限流作用。實 際應用中，通常是通過一個寬長比比較小的MOS管來實現(xiàn)上拉電阻的功能。以PMOS管為例， 如附圖1所示為傳統(tǒng)的采用一個PMOS管作為上拉電阻的情形。根據(jù)PMOS管的特性，源極 接電源VDD，柵極接地時PMOS管導通，則漏極輸出的一定是高電平。通常的MOS管其寬長比 是遠遠大于1的，這樣的管子等效電阻小，對信號的損耗小，輸出的高電平是接近電源VDD 的。而圖中，PMOS管的寬長比W/L等于1，則管子的等效電阻較大，在輸出端接了其他電路 的時候相當于接了一個上拉電阻。管子寬長比越小，等效電阻越大。由上面的分析可以知道，在需要很大的上拉電阻的時候，由于工藝對管子最小寬 度的限制，管子的尺寸肯定很大，如果大量使用的話，在版圖上會占用很大的面積，無形中 大大增加了芯片的成本。

發(fā)明內(nèi)容
本發(fā)明的目的就在于解決現(xiàn)有技術(shù)中存在的問題，使用新的電路結(jié)構(gòu)實現(xiàn)上拉電 阻的功能，以縮小其在版圖中占用的面積。本發(fā)明采用如下技術(shù)方案一種上拉電阻電路結(jié)構(gòu)，其特征在于所述電路結(jié)構(gòu)包含至少兩個MOS管，所述至 少兩個MOS管并聯(lián)在一起，其中一個MOS管的柵極接一控制信號EN，其余MOS管的柵極接一 電流基準信號rtias，所述并聯(lián)在一起的MOS管的源極接電源VDD，所述并聯(lián)在一起的MOS 管的漏極作為所述電路結(jié)構(gòu)的輸出端Y。本發(fā)明提供了一種新的上拉電阻電路結(jié)構(gòu)，與現(xiàn)有技術(shù)相比，通過采用本發(fā)明的 上拉電阻電路結(jié)構(gòu)，可以極大地縮小集成電路版圖面積，從而大大減小集成電路芯片的面 積，降低集成電路芯片的成本。尤其在需要大量使用上拉電阻的電路中，減小芯片面積、降 低芯片成本的作用更為凸顯


圖1是傳統(tǒng)采用一個PMOS管作為上拉電阻的電路結(jié)構(gòu)示意圖；圖2是本發(fā)明上拉電阻的電路結(jié)構(gòu)示意圖。
具體實施例方式下面結(jié)合附圖對本發(fā)明作進一步的描述。如圖2所示，采用兩個PMOS管并聯(lián)作為上拉電阻。兩個并聯(lián)的PMOS管的源極接電源VDD，漏極作為上拉電阻電路結(jié)構(gòu)的輸出端Y。其中一個PMOS管的柵極接控制信號EN， 另一個PMOS管柵極接電流基準信號rtias。圖2所示電路結(jié)構(gòu)的工作原理是通過控制流過管子的電流，來起到上拉的作用。 具體分析如下輸出端Y接的后端電路的等效電阻是固定不變的，假如需要100K的上拉電 阻，因為上拉電阻和后端電路并聯(lián)的等效電阻兩端電壓固定，所以上拉電阻中流過的電流 也是固定的。根據(jù)這個原理，反過來，只要保證流過管子的電流和接100K上拉電阻時的相 同，就等效于接了 100K上拉電阻。而電流基準信號Ibias的作用正是用來控制流過管子的 電流?？刂菩盘朎N主要是用來保證芯片靜態(tài)電流的。當芯片處在休眠狀態(tài)的時候控制 信號EN為低，將輸出端Y的電平拉高，提供固定電平，和外接的電路配合控制電流；當芯片 工作時，控制信號EN為高，對應的管子不導通，不對輸出產(chǎn)生影響，輸出的狀態(tài)由電流基準 信號Ibias控制的管子決定。這樣因為兩個管子都可以使用最小尺寸，則在版圖中占用的面積就會大大減小， 從而降低芯片的成本。圖2所示電路結(jié)構(gòu)給出了兩個PMOS管并聯(lián)的情況，多個PMOS管并聯(lián)也能實現(xiàn)相 同的功能。當多個PMOS管并聯(lián)時，除了一個管子的柵極接控制信號EN外，其他管子的柵極 都接電流基準信號rtias。只是，如果采用多個PMOS管并聯(lián)，需要將管子的寬長比調(diào)小，這 樣，減小版圖面積的作用不如兩個管子并聯(lián)的效果明顯，實際應用中，最好還是采用兩個管 子并聯(lián)的結(jié)構(gòu)。用NMOS管也是一樣的原理，只需要根據(jù)NMOS管的特性，對控制信號EN和電流基 準信號Ibias做適應的調(diào)整。但此電路結(jié)構(gòu)是做上拉電阻用，而NMOS管在傳“1”的時候效 果不是很好，所以，最好是用PMOS管。通過具體實驗，以91個上拉電阻布版為例，使用圖1所示上拉電阻電路結(jié)構(gòu)，版圖 面積為沈11拉6011左右。而使用本發(fā)明圖2所示上拉電阻電路結(jié)構(gòu)，91個上拉電阻的面積只 有^^260u，較之前的面積縮小了 6倍，極大的縮小了版圖面積，降低了芯片成本。
權(quán)利要求
1.一種上拉電阻電路結(jié)構(gòu)，其特征在于所述電路結(jié)構(gòu)包含至少兩個MOS管，所述至少 兩個MOS管并聯(lián)在一起，其中一個MOS管的柵極接一控制信號(EN)，其余MOS管的柵極接一 電流基準信號(Ibias)，所述并聯(lián)在一起的MOS管的源極接電源(VDD)，所述并聯(lián)在一起的 MOS管的漏極作為所述電路結(jié)構(gòu)的輸出端(Y)。
2.如權(quán)利要求1所述的上拉電阻電路結(jié)構(gòu)，其特征在于所述并聯(lián)在一起的MOS管的數(shù) 量為兩個。
3.如權(quán)利要求1或2所述的上拉電阻電路結(jié)構(gòu)，其特征在于所述并聯(lián)在一起的MOS管 為PMOS管。
全文摘要
本發(fā)明公開一種上拉電阻電路結(jié)構(gòu)，其特征在于所述電路結(jié)構(gòu)包含至少兩個MOS管，所述至少兩個MOS管并聯(lián)在一起，其中一個MOS管的柵極接一控制信號，其余MOS管的柵極接一電流基準信號，所述并聯(lián)在一起的MOS管的源極接電源，所述并聯(lián)在一起的MOS管的漏極作為所述電路結(jié)構(gòu)的輸出端。本發(fā)明提供的上拉電阻電路結(jié)構(gòu)可以極大地縮小集成電路版圖面積，從而大大減小集成電路芯片的面積，降低集成電路芯片的成本。
文檔編號H03K19/0185GK102136838SQ20101059001
公開日2011年7月27日 申請日期2010年12月16日 優(yōu)先權(quán)日2010年12月16日
發(fā)明者張姍, 江猛, 石萬文, 賈力 申請人:蘇州華芯微電子股份有限公司