技術編號：7652322
提示：您尚未登錄，請點 登 陸 后下載，如果您還沒有賬戶請點 注 冊 ，登陸完成后，請刷新本頁查看技術詳細信息。背景技術本發(fā)明涉及以HDLC為代表的串行數(shù)據(jù)傳輸系統(tǒng)。 背景技術 附圖說明圖1和圖2，顯示了在已有的同一硬件結構中，主局為2個，從局為n個的結構例子，圖1是下行串行數(shù)據(jù)傳輸系統(tǒng)的結構圖，圖2是已有的上行串行數(shù)據(jù)傳輸系統(tǒng)的結構圖。在圖中，1a、1b是主局，2-1～2-n(n是自然數(shù))是從局，3是下行串行總線，4是上行串行總線，8是緩沖器，9是數(shù)據(jù)沖突檢測電路，10是懸空漏級(open drain)緩沖器，11是上拉電阻。在下行數(shù)據(jù)傳輸(圖1)中，主局1a、1...
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