專利名稱：數(shù)據(jù)傳輸系統(tǒng)的制作方法
背景技術(shù)：
本發(fā)明涉及以HDLC為代表的串行數(shù)據(jù)傳輸系統(tǒng)。
背景技術(shù)：


圖1和圖2，顯示了在已有的同一硬件結(jié)構(gòu)中，主局為2個(gè)，從局為n個(gè)的結(jié)構(gòu)例子，圖1是下行串行數(shù)據(jù)傳輸系統(tǒng)的結(jié)構(gòu)圖，圖2是已有的上行串行數(shù)據(jù)傳輸系統(tǒng)的結(jié)構(gòu)圖。在圖中，1a、1b是主局，2-1～2-n(n是自然數(shù))是從局，3是下行串行總線，4是上行串行總線，8是緩沖器，9是數(shù)據(jù)沖突檢測(cè)電路，10是懸空漏級(jí)(open drain)緩沖器，11是上拉電阻。
在下行數(shù)據(jù)傳輸(圖1)中，主局1a、1b輸出數(shù)據(jù)Da，從局2-1～2-n輸入該數(shù)據(jù)Da，另一方面，在上行數(shù)據(jù)傳輸(圖2)中，從局2-1～2-n輸出數(shù)據(jù)D1～Dn，主局1a、1b輸入這些數(shù)據(jù)D1～Dn。在這里，圖中未示出的CLK信號(hào)由主局1a、1b中的一個(gè)輸出。
接下來，說明操作。
在下行數(shù)據(jù)傳輸?shù)那闆r下，來自圖1的主局1a、1b上的、圖中未示出的數(shù)據(jù)發(fā)生電路的數(shù)據(jù)Da、Db，經(jīng)由懸空漏級(jí)緩沖器10，傳送到下行串行總線3，利用該下行總線3，將在根據(jù)上拉電阻11而形成的線或電路上產(chǎn)生的下行數(shù)據(jù)，傳送到n個(gè)從局2-1～2-n。此時(shí)，由于在主局1a和1b上，分別獨(dú)立地發(fā)送數(shù)據(jù)，數(shù)據(jù)沖突檢測(cè)電路9監(jiān)視總線競(jìng)爭(zhēng)的發(fā)生。
這里，作為一般數(shù)據(jù)沖突檢測(cè)電路9，在該電路自身輸出數(shù)據(jù)為高電平時(shí)，檢測(cè)總線上的數(shù)據(jù)為低電平的情況下的、總線競(jìng)爭(zhēng)的發(fā)生情況。檢測(cè)出數(shù)據(jù)總線上的競(jìng)爭(zhēng)的主局1a、1b，通過使懸空漏級(jí)緩沖器10的輸出為一定時(shí)間的高電平，從而，利用在終止發(fā)送之后，再次傳輸數(shù)據(jù)，來避免競(jìng)爭(zhēng)。
與此相同，在上行數(shù)據(jù)傳送的情況下，來自圖2的從局2-1～2-n內(nèi)部的、圖中未示出的數(shù)據(jù)發(fā)生電路的數(shù)據(jù)D1～Dn，經(jīng)由懸空漏級(jí)緩沖器10，傳送到上行串行總線4。利用該上行串行總線4，將在由上拉電阻11而形成的線或電路上產(chǎn)生的上行數(shù)據(jù)，輸入到主局1a、1b。此時(shí)，由于從局2-1～2-n上，分別獨(dú)立地發(fā)送數(shù)據(jù)D1～Dn，所以可以監(jiān)視各數(shù)據(jù)沖突檢測(cè)電路9。輸入到該數(shù)據(jù)沖突檢測(cè)電路9中的數(shù)據(jù)D1～Dn通過將懸空漏級(jí)緩沖器10的輸出和經(jīng)由緩沖器8的懸空漏級(jí)緩沖器10的輸出相比較，在它們不一致的情況下，就檢測(cè)出有數(shù)據(jù)沖突。
已有的串行數(shù)據(jù)傳輸系統(tǒng)是如上所述構(gòu)成的，由于它使用了利用上拉電阻11的線或系統(tǒng)，因此導(dǎo)致了耗電增大以及串行總線傳輸速度惡化的問題。
近年來，作為熱交換/插座，即便是在輸入為懸浮狀態(tài)時(shí)，也能夠增加將具有保持前一個(gè)邏輯電平功能的總線保持電路內(nèi)置元件的器件作為輸入緩沖器使用的機(jī)會(huì)。由于這需要利用在作為輸入邏輯變化點(diǎn)的門限電壓附近的一定的電流來驅(qū)動(dòng)，因此必須使下式(1)所表示的上拉電阻11具有上拉電阻值R。
R＝(Vcc-Vth)/n*Ihold(1)這里，R是上拉電阻值，Vcc是電源電壓值，Vth是門限電壓值，n是輸入元件的數(shù)目，Ihold表示為了釋放總線保持而需要的電壓值。
由于該上拉電阻值與作為從局?jǐn)?shù)目的輸入元件數(shù)目n成反比，因此，在根據(jù)圖1和圖2所示的已有的數(shù)據(jù)傳輸方式的驅(qū)動(dòng)方法的情況下，如果從局的數(shù)目增加，則上拉電阻值R的值變小，結(jié)果導(dǎo)致功耗增大。
通過利用懸空漏級(jí)來驅(qū)動(dòng)通過電阻而上拉的數(shù)據(jù)線，在邏輯電平從低電平變?yōu)楦唠娖降狞c(diǎn)上，利用由于偏移電容的影響而引起的時(shí)間常數(shù)，來描繪充電曲線。而且，隨著從局的數(shù)目增加，偏移電容增大，由于時(shí)間常數(shù)增加，因此電阻11具有相同值的情況，導(dǎo)致了數(shù)據(jù)傳輸?shù)淖罡咚俣冉档偷慕Y(jié)果。這里，作為解決方法，考慮減小上拉電阻值R，但是即便使用這種方法，也還是存在雖然有最高速度增大，但是功耗也同樣增大的問題。
本發(fā)明就是為了解決上述問題而提出的，目的在于提一種數(shù)據(jù)傳輸方式，它能實(shí)現(xiàn)低功耗，同時(shí)還能進(jìn)行高速數(shù)據(jù)傳輸。
發(fā)明的公開依據(jù)本發(fā)明的數(shù)據(jù)傳輸系統(tǒng)，其特征在于從主局傳送到從局的數(shù)據(jù)線、和用于檢測(cè)主局之間的總線沖突中所使用的線，是分別獨(dú)立設(shè)置的；或者是，從從局傳送到主局的數(shù)據(jù)線，和檢測(cè)從局之間的總線沖突中所用的線，是分別設(shè)置的。
更具體地說，依據(jù)本發(fā)明的數(shù)據(jù)傳輸系統(tǒng)，具有第1主局、第2主局以及通過串行總線與這些主局相連的若干個(gè)從局。所述第1主局包含從外部輸入第1數(shù)據(jù)和通過緩沖器的第2數(shù)據(jù)的第1邏輯OR電路，以及將該輸出與第1數(shù)據(jù)進(jìn)行比較，執(zhí)行數(shù)據(jù)沖突檢測(cè)的第1沖突檢測(cè)電路；第1主局使第1邏輯OR電路的輸出通過第1三態(tài)緩沖器輸出。所述第2主局包含，從外部輸入第2數(shù)據(jù)以及通過緩沖器的第1數(shù)據(jù)的第2邏輯OR電路；將該輸出與第2數(shù)據(jù)進(jìn)行比較，從而執(zhí)行數(shù)據(jù)沖突檢測(cè)的第2沖突檢測(cè)電路；第2主局使第2邏輯OR電路的輸出通過第2三態(tài)緩沖器輸出。依據(jù)本發(fā)明的數(shù)據(jù)傳輸系統(tǒng)執(zhí)行第1和第2主局之間的數(shù)據(jù)沖突檢測(cè)，同時(shí)，執(zhí)行第1、第2數(shù)據(jù)的串行傳輸。
依據(jù)本發(fā)明的數(shù)據(jù)傳輸系統(tǒng)，利用第1和第2邏輯OR電路中的一個(gè)，在執(zhí)行了與不包含邏輯OR電路的其他主局的輸出數(shù)據(jù)的邏輯OR運(yùn)算之后，將數(shù)據(jù)傳送到從局。
依據(jù)本發(fā)明的數(shù)據(jù)傳輸系統(tǒng)，具有分別含有第1和第2沖突檢測(cè)電路的第1和第2主局；具有經(jīng)過第1主局和緩沖器、通過串行總線而連接的邏輯OR電路的若干從局；第1沖突檢測(cè)電路將第1數(shù)據(jù)與經(jīng)過緩沖器的第2數(shù)據(jù)進(jìn)行比較，第2沖突檢測(cè)電路將第2數(shù)據(jù)與經(jīng)過緩沖器的第1數(shù)據(jù)進(jìn)行比較，從而執(zhí)行數(shù)據(jù)的沖突檢測(cè)。
依據(jù)本發(fā)明的數(shù)據(jù)傳輸系統(tǒng)，在第1和第2主局之間，檢測(cè)數(shù)據(jù)沖突，對(duì)于從局，分別執(zhí)行獨(dú)立的數(shù)據(jù)傳輸，且在包含在該從局內(nèi)部的邏輯OR電路上，執(zhí)行邏輯OR運(yùn)算。
依據(jù)本發(fā)明的數(shù)據(jù)傳輸系統(tǒng)，具有含有沖突檢測(cè)電路的若干從局、含有三態(tài)緩沖器的主局、將內(nèi)部數(shù)據(jù)從若干從局串行傳輸?shù)街骶值牡?信號(hào)線、以及與沖突檢測(cè)電路相連的第2信號(hào)線；其中，沖突檢測(cè)電路，是為了檢測(cè)這些從局之間的數(shù)據(jù)沖突，而將經(jīng)過主局中含有的上述三態(tài)緩沖器而傳送到從局的沖突檢測(cè)用信號(hào)，與外部數(shù)據(jù)進(jìn)行比較，從而檢測(cè)出數(shù)據(jù)沖突。
依據(jù)本發(fā)明的數(shù)據(jù)傳輸系統(tǒng)，具有與第1信號(hào)線相連的上拉電阻。
依據(jù)本發(fā)明的數(shù)據(jù)傳輸系統(tǒng)，主局具有邏輯OR電路，利用邏輯OR電路，對(duì)來自若干從局的數(shù)據(jù)執(zhí)行邏輯OR運(yùn)算。
依據(jù)本發(fā)明的數(shù)據(jù)傳輸系統(tǒng)，第1信號(hào)線具有將若干從局與主局單獨(dú)連接的若干條線。
由于本發(fā)明是如上構(gòu)成的，因此，從主局向從局的串行數(shù)據(jù)傳輸中，或是，從從局向主局的串行傳輸中，可以實(shí)現(xiàn)不依賴于從局?jǐn)?shù)目的、高速的數(shù)據(jù)傳輸，且可獲得低功耗的效果。
附圖的簡(jiǎn)要說明圖1是已有的下行串行數(shù)據(jù)傳輸系統(tǒng)的結(jié)構(gòu)圖。
圖2是已有的上行串行數(shù)據(jù)傳輸系統(tǒng)的結(jié)構(gòu)圖。
圖3是作為本發(fā)明基本結(jié)構(gòu)的串行數(shù)據(jù)傳輸系統(tǒng)的結(jié)構(gòu)圖。
圖4是顯示了依據(jù)本發(fā)明實(shí)施例1的下行串行數(shù)據(jù)傳輸系統(tǒng)的結(jié)構(gòu)圖。
圖5是顯示了依據(jù)本發(fā)明實(shí)施例2的下行串行數(shù)據(jù)傳輸系統(tǒng)的結(jié)構(gòu)圖。
圖6是顯示了依據(jù)本發(fā)明實(shí)施例3的上行串行數(shù)據(jù)傳輸系統(tǒng)的結(jié)構(gòu)圖。
圖7是顯示了依據(jù)本發(fā)明實(shí)施例4的上行串行數(shù)據(jù)傳輸系統(tǒng)的結(jié)構(gòu)圖。
實(shí)現(xiàn)發(fā)明的最優(yōu)形式以下，為了更詳細(xì)地說明本發(fā)明，根據(jù)附圖，對(duì)實(shí)現(xiàn)本發(fā)明的最優(yōu)形式進(jìn)行說明。
發(fā)明的基本結(jié)構(gòu)圖3顯示了作為本發(fā)明基本結(jié)構(gòu)的串行數(shù)據(jù)傳輸系統(tǒng)的結(jié)構(gòu)圖。在圖中，1a、1b是主局，2-1～2-n是從局，3、4是串行總線。n是自然數(shù)，這一點(diǎn)在下文中都是一樣的。
接著，就操作進(jìn)行說明。
所謂下行串行傳輸，使用串行總線3，在從作為發(fā)送源頭的主局1向作為接收目的地的從局2-1～2-n發(fā)送信號(hào)的同時(shí)，在具有相同硬件結(jié)構(gòu)的主局1a和主局1b之間，相互執(zhí)行數(shù)據(jù)沖突的檢測(cè)。
所謂上行串行傳輸，使用串行總線4，在從作為發(fā)送源頭的從局2-1～2-n向作為接收目的地的主局1發(fā)送信號(hào)的同時(shí)，在n個(gè)從局2-1～2-n之間，執(zhí)行數(shù)據(jù)沖突的檢測(cè)。
以下，將根據(jù)附圖，對(duì)本發(fā)明的實(shí)施例進(jìn)行詳細(xì)說明。
實(shí)施例1圖4是顯示了依據(jù)本發(fā)明實(shí)施例1的下行數(shù)據(jù)傳輸系統(tǒng)的結(jié)構(gòu)圖，圖中，1a、1b是主局，2-1～2-n是從局(n是自然數(shù))，3是下行串行總線，5a、5b是邏輯OR電路(第1、第2邏輯OR電路)，6a、6b是三態(tài)緩沖器，8、8a、8b是緩沖器，9a、9b是數(shù)據(jù)沖突檢測(cè)電路(第1、第2沖突檢測(cè)電路)。
接下來，就操作進(jìn)行說明。
由于主局1a使來自圖中未示出的數(shù)據(jù)發(fā)生電路的數(shù)據(jù)D1(第1數(shù)據(jù))輸入到邏輯OR電路5a的同時(shí)，還使其經(jīng)過緩沖器8a，傳送到主局1b的邏輯OR電路5b中，因此，該邏輯OR電路5a的另一個(gè)輸入端上，輸入了來自圖中未示出的主局1b內(nèi)的數(shù)據(jù)發(fā)生電路的數(shù)據(jù)D2(第2數(shù)據(jù))，該邏輯OR電路5a的輸出，經(jīng)由三態(tài)緩沖器6a，輸出到下行串行總線3上，同時(shí)，輸入到數(shù)據(jù)沖突檢測(cè)電路9a中。
三態(tài)緩沖器6a的使能控制，利用了在主局1a和主局1b之間構(gòu)成的觸發(fā)器電路7a、7b的輸出，它不是同時(shí)變?yōu)槭鼓艿?，而是僅僅使其中一方成為使能。
在數(shù)據(jù)沖突檢測(cè)電路9a中，當(dāng)檢測(cè)出數(shù)據(jù)沖突的情況下，就終止數(shù)據(jù)的傳送，在一定時(shí)間之后再進(jìn)行傳送。該數(shù)據(jù)沖突檢測(cè)電路9a、9b這樣構(gòu)成以便通過分別檢測(cè)出圖中未示出的數(shù)據(jù)發(fā)生電路D1、D2的數(shù)據(jù)與邏輯OR電路5a、5b的輸出不一致，從而檢測(cè)出是否有數(shù)據(jù)沖突。
如上所述，依據(jù)該實(shí)施例1，在主局1a、1b的內(nèi)部，具有邏輯OR電路5a、5b，由于在2個(gè)三態(tài)緩沖器7a、7b中的任何一個(gè)為使能的情況下，邏輯OR電路5a、5b中的一個(gè)構(gòu)造成能執(zhí)行驅(qū)動(dòng)，因此不需要使用上拉電阻，由于不再需要降低其電阻值，因此降低了功耗，且具有能實(shí)現(xiàn)高速的數(shù)據(jù)傳送。
實(shí)施例2圖5顯示了依據(jù)本發(fā)明第2實(shí)施例的下行數(shù)據(jù)傳輸系統(tǒng)的另一個(gè)結(jié)構(gòu)圖，圖中，1a、1b是主局，2-1～2-n是從局，3a、3b是下行串行總線，5是邏輯OR電路，8、8a、8b是緩沖器，9a、9b是數(shù)據(jù)沖突檢測(cè)電路。
接下來，就操作進(jìn)行說明。
下行串行數(shù)據(jù)信號(hào)線，分別作為不同的下行串行總線3a、3b，將主局1a發(fā)送的、來自圖中未示出的數(shù)據(jù)發(fā)生電路的數(shù)據(jù)D1，和主局1b發(fā)送的、同樣的數(shù)據(jù)D2，傳送到從局2-1～2-n的每一個(gè)中。在從局2-1～2-n的內(nèi)部，來自主局1a、1b的2個(gè)下行串行數(shù)據(jù)，經(jīng)由緩沖器8，輸入到邏輯OR電路5中，在從局2-1～2-n的每一個(gè)中，將邏輯OR電路5的輸出作為下行數(shù)據(jù)信號(hào)，執(zhí)行內(nèi)部處理。主局1a和主局1b之間的數(shù)據(jù)沖突檢測(cè)，例如是經(jīng)由主局1a內(nèi)的緩沖器8，輸入由另一方的主局1b發(fā)送的下行串行數(shù)據(jù)，并利用內(nèi)部的數(shù)據(jù)沖突檢測(cè)電路9a，將其與自己發(fā)送的數(shù)據(jù)進(jìn)行比較，從而執(zhí)行沖突檢測(cè)。
如上所述，依據(jù)本發(fā)明第2實(shí)施例，由主局1a、1b一側(cè)的驅(qū)動(dòng)是獨(dú)立的，而從局2-1～2-n一側(cè)上具有邏輯OR電路5，例如，沒有對(duì)主局1a一側(cè)的驅(qū)動(dòng)緩沖器施加限制，因此，沖突檢測(cè)能夠在內(nèi)部，對(duì)其的主局1b的輸出數(shù)據(jù)執(zhí)行OR處理，利用該結(jié)構(gòu)，也可以與上述情況相同，降低功耗，并具有可實(shí)現(xiàn)高速的數(shù)據(jù)傳輸?shù)男Ч?br> 實(shí)施例3圖6是顯示了依據(jù)本發(fā)明第3實(shí)施例的數(shù)據(jù)傳輸系統(tǒng)的結(jié)構(gòu)圖，圖中，1a、1b是主局，2-1～2-n是從局，4是上行串行總線，6a、6b是三態(tài)緩沖器，8是緩沖器，9是數(shù)據(jù)沖突檢測(cè)電路(沖突檢測(cè)電路)，12是沖突檢測(cè)用信號(hào)。
接下來，就操作進(jìn)行說明。
使外部數(shù)據(jù)D-1～D-n從作為發(fā)送單元的從局2-1～2-n的每一個(gè)傳送到作為接收單元的主局1。這里，上行數(shù)據(jù)(內(nèi)部數(shù)據(jù))的沖突檢測(cè)，不是將從從局2-1～2-n輸出到上行串行總線4的數(shù)據(jù)用作輸入數(shù)據(jù)來執(zhí)行的，而是通過上拉電阻11，對(duì)上行串行總線4上的n條數(shù)據(jù)執(zhí)行線或處理，并將其送入主局1a、1b內(nèi)，在利用緩沖器8將該輸入數(shù)據(jù)送入內(nèi)部之后，通過三態(tài)緩沖器6a、6b成為沖突檢測(cè)用信號(hào)12，經(jīng)由緩沖器8，輸入到從局2-1～2-n的每一個(gè)的內(nèi)部，并通過各個(gè)沖突檢測(cè)電路9，檢測(cè)出數(shù)據(jù)沖突。
由此，執(zhí)行線或處理的數(shù)據(jù)線上連接的輸入緩沖器的數(shù)目，可以減少到僅僅是主局的數(shù)目，但在利用已有的上行串行數(shù)據(jù)傳輸系統(tǒng)結(jié)構(gòu)的情況下，緩沖器的數(shù)目需要等于從局的數(shù)目。一般而言，從局的數(shù)目要比主局的數(shù)目多。
如上所述，依據(jù)本發(fā)明第3實(shí)施例，在上述數(shù)據(jù)傳輸系統(tǒng)中，上拉電阻11連接在上行串行總線4上，連接在執(zhí)行線或數(shù)據(jù)線上的輸入緩沖器的數(shù)目，能夠降低到僅僅等于主局的數(shù)目，由此，具有能降低功耗，能實(shí)現(xiàn)高速數(shù)據(jù)傳輸?shù)男Ч?br> 實(shí)施例4圖7是顯示了依據(jù)本發(fā)明第4實(shí)施例的上行數(shù)據(jù)傳輸系統(tǒng)的另一個(gè)結(jié)構(gòu)圖，圖中，1a、1b是主局，2-1～2-n是從局，4-1～4-n是上行串行總線，5a、5b是邏輯OR電路，6a、6b是三態(tài)緩沖器，8、8a、8b是緩沖器、9是數(shù)據(jù)沖突檢測(cè)電路，12是沖突檢測(cè)用信號(hào)。在這種結(jié)構(gòu)中，其特征在于從局2-1～2-n分別單獨(dú)具有由從局2-1～2-n的每一個(gè)到主局1a、1b的上行串行總線4-1～4-n的每一條線。
接著，就操作進(jìn)行說明。
首先，在從局2-1～2-n中，來自圖中未示出的數(shù)據(jù)發(fā)生電路的外部數(shù)據(jù)D1～Dn，經(jīng)由緩沖器8，傳送到相應(yīng)的上行串行總線4-1～4-n。接著，在主局1a、1b中，使來自n個(gè)從局2-1～2-n的上行數(shù)據(jù)(內(nèi)部數(shù)據(jù))經(jīng)由緩沖器8，在邏輯OR電路5a、5b內(nèi)合成，作為上行數(shù)據(jù)，進(jìn)行處理。邏輯OR電路5a、5b的輸出，分別經(jīng)由三態(tài)緩沖器6a、6b，作為沖突檢測(cè)用信號(hào)，傳送到從局2-1～2-n的每一個(gè)的內(nèi)部。在從局2-1～2-n中，通過將從自身發(fā)出的外部數(shù)據(jù)D1～D2，與沖突檢測(cè)用信號(hào)12進(jìn)行比較，從而執(zhí)行數(shù)據(jù)沖突檢測(cè)。
如上所述，依據(jù)該第4實(shí)施例，由于上行串行總線4-1～4-n的每一個(gè)都構(gòu)造成具有專用總線，因此不再需要線或用的上拉電阻11，由此，具有能降低功耗、能實(shí)現(xiàn)高速數(shù)據(jù)傳輸?shù)男Ч?br> 工業(yè)上的可利用性如上所述，依據(jù)本發(fā)明的數(shù)據(jù)傳輸系統(tǒng)，由于分別單獨(dú)設(shè)定了從主局發(fā)送到從局的數(shù)據(jù)線，以及主局之間的總線沖突檢測(cè)用線，或者是分別單獨(dú)設(shè)定了從從局發(fā)送到主局的數(shù)據(jù)線，以及從局之間的總線沖突檢測(cè)用線，因此能降低功耗，實(shí)現(xiàn)高速數(shù)據(jù)傳輸。
權(quán)利要求
1.一種數(shù)據(jù)傳輸系統(tǒng)，具有第1主局，它包含從外部輸入第1數(shù)據(jù)以及通過緩沖器的第2數(shù)據(jù)的第1邏輯OR電路；以及將其輸出與上述第1數(shù)據(jù)進(jìn)行比較，從而執(zhí)行數(shù)據(jù)的沖突檢測(cè)的第1沖突檢測(cè)電路；上述第1邏輯OR電路的輸出經(jīng)由第1三態(tài)緩沖器發(fā)送出去；第2主局，它包含從外部輸入第2數(shù)據(jù)以通過緩沖器的第1數(shù)據(jù)的第2邏輯OR電路；以及將其輸出與上述第2數(shù)據(jù)進(jìn)行比較，從而執(zhí)行數(shù)據(jù)的沖突檢測(cè)的第2沖突檢測(cè)電路；上述第2邏輯OR電路的輸出經(jīng)由第2三態(tài)緩沖器發(fā)送出去；通過串行總線，具備與所述第1和第2主局相連的若干個(gè)從局的數(shù)據(jù)傳送方式；其特征在于執(zhí)行第1和第2主局之間的數(shù)據(jù)沖突檢測(cè)，并針對(duì)所述從局，通過上述串行總線，執(zhí)行所述第1和第2數(shù)據(jù)的串行傳輸。
2.根據(jù)權(quán)利要求1所述的數(shù)據(jù)傳輸系統(tǒng)，其特征在于在第1和第2邏輯OR電路中的一個(gè)上，在執(zhí)行了與未包含邏輯OR電路的另一個(gè)主局的輸出數(shù)據(jù)的邏輯OR運(yùn)算之后，將第1和第2數(shù)據(jù)傳送到從局。
3.一種數(shù)據(jù)傳輸系統(tǒng)，具有分別含有第1和第2沖突檢測(cè)電路的第1和第2主局；以及若干從局，這些從局具有經(jīng)由緩沖器、通過串行總線，與第1主局相連的邏輯OR電路；其特征在于上述第1沖突檢測(cè)電路將第1數(shù)據(jù)與經(jīng)過緩沖器的第2數(shù)據(jù)進(jìn)行比較，上述第2沖突檢測(cè)電路，將第2數(shù)據(jù)與通過緩沖器的第1數(shù)據(jù)進(jìn)行比較，從而執(zhí)行數(shù)據(jù)的沖突檢測(cè)。
4.根據(jù)權(quán)利要求3所述的數(shù)據(jù)傳輸系統(tǒng)，其特征在于；檢測(cè)出第1和第2主局之間的數(shù)據(jù)沖突，分別單獨(dú)對(duì)從局執(zhí)行數(shù)據(jù)傳送，在該從局內(nèi)部含有的邏輯OR電路中，執(zhí)行邏輯OR運(yùn)算。
5.一種數(shù)據(jù)傳輸系統(tǒng)，具有含有沖突檢測(cè)電路的若干從局；使內(nèi)部數(shù)據(jù)從上述若干從局串行傳送到上述主局的第1信號(hào)線；以及與上述沖突檢測(cè)電路相連的第2信號(hào)線，所述沖突檢測(cè)電路為了檢測(cè)這些從局之間的數(shù)據(jù)沖突，它是通過將經(jīng)由上述主局中包含的上述三態(tài)緩沖器而傳送到從局中的沖突檢測(cè)用信號(hào)，與外部數(shù)據(jù)進(jìn)行比較，從而檢測(cè)出數(shù)據(jù)沖突。
6.根據(jù)權(quán)利要求5所述的數(shù)據(jù)傳輸系統(tǒng)，其特征在于具有與第1信號(hào)線相連的上拉電阻。
7.根據(jù)權(quán)利要求5所述的數(shù)據(jù)傳輸系統(tǒng)，其特征在于主局具有邏輯OR電路，利用所述邏輯OR電路，對(duì)來自若干從局的數(shù)據(jù)執(zhí)行邏輯OR運(yùn)算。
8.根據(jù)權(quán)利要求7所述的數(shù)據(jù)傳輸系統(tǒng)，其特征在于；第1信號(hào)線具有分別與若干從局和主局單獨(dú)連接的若干條線。
全文摘要
提供了一種數(shù)據(jù)傳輸系統(tǒng)，通過利用不同的線來實(shí)現(xiàn)數(shù)據(jù)沖突檢測(cè)和數(shù)據(jù)發(fā)送，由于不使用線或電路的結(jié)構(gòu)，或是，由于可以減少接收用的緩沖器的數(shù)目，因此，該系統(tǒng)可以實(shí)現(xiàn)串行總線的低功耗以及高速化。
文檔編號(hào)H04L12/40GK1416630SQ01806249
公開日2003年5月7日 申請(qǐng)日期2001年1月9日 優(yōu)先權(quán)日2001年1月9日
發(fā)明者竹內(nèi)伸次 申請(qǐng)人:三菱電機(jī)株式會(huì)社