專利名稱：半導體器件、顯示器件以及信號傳輸系統(tǒng)的制作方法
技術領域：
本發(fā)明涉及半導體器件、顯示器件以及信號傳輸系統(tǒng)。確切地說，本發(fā)明涉及級聯(lián)的并處理信號的半導體器件，顯示器件以及包含級聯(lián)連接并處理信號的信號傳輸系統(tǒng)。
背景技術：
例如，在液晶顯示器(LCD)器件中，各包含一晶體管的像素排列成行和列，在水平方向延伸的柵極總線線路(gate bus line)被連接到像素中晶體管的柵極，在垂直方向延伸的數(shù)據(jù)總線線路通過晶體管被連接到像素中的電容器。當數(shù)據(jù)在LCD面板上顯示時，柵極驅動器在逐條線路的基礎上依次驅動每一柵極總線線路，而使連接到柵極總線線路的晶體管導通，接著數(shù)據(jù)驅動器通過導通的晶體管同時向水平方向的線路上的像素中寫入數(shù)據(jù)。
在傳統(tǒng)的結構中，LCD驅動器通常被連接到傳播顯示數(shù)據(jù)信號、時鐘信號等的總線。在這樣的結構中，由于信號線交叉，因此所安裝電路板層的數(shù)目比較大。為了減少所安裝的電路板層的數(shù)目，LCD驅動器被級聯(lián)起來，因此每個LCD驅動器的輸出被提供給在下一級中的另一個LCD驅動器。
由于LCD驅動器以級聯(lián)連接的方式被連續(xù)地連接起來，所安裝的信號線不交叉，所以所安裝電路板層的數(shù)目能被減少。因此，可以低成本地制造電路板。
圖9是圖示傳統(tǒng)的具有級聯(lián)結構的LCD器件的例子的示意圖。圖9的LCD器件包括LCD面板10、控制電路11、柵極驅動器12、多個數(shù)據(jù)驅動器集成電路(IC)13和信號線15。
在LCD面板10中，各包含一晶體管(未示出)的像素排列成行和列，從柵極驅動器12沿水平方向延伸的柵極總線線路被連接到像素中晶體管的柵極，從數(shù)據(jù)驅動器IC 13沿垂直方向延伸的數(shù)據(jù)總線線路通過晶體管被連接到像素中的電容器。當數(shù)據(jù)在LCD面板10上顯示時，柵極驅動器12在逐條線路的基礎上依次驅動每一柵極總線線路，而使連接到柵極總線線路的晶體管導通，接著數(shù)據(jù)驅動器IC 13通過導通的晶體管同時向水平方向的每一線路上的像素中寫入數(shù)據(jù)。
控制電路11控制柵極驅動器12和數(shù)據(jù)驅動器IC 13，從而在LCD面板10上顯示數(shù)據(jù)。從控制電路11輸出的信號首先被提供給第一級中的數(shù)據(jù)驅動器IC 13，然后從每一級中的數(shù)據(jù)驅動器IC 13提供給下一級中的另一個數(shù)據(jù)驅動器IC 13。
柵極驅動器12在控制電路11的控制之下，在逐條線路的基礎上依次驅動每一柵極總線線路，而使連接到柵極總線線路的晶體管導通。
數(shù)據(jù)驅動器IC 13是級聯(lián)的，并與時鐘信號同步鎖存從控制電路11提供、將被顯示的數(shù)據(jù)。被每一數(shù)據(jù)驅動器IC13鎖存的數(shù)據(jù)被提供給LCD面板10和下一個數(shù)據(jù)驅動器IC 13。
圖10是圖示每一個數(shù)據(jù)驅動器IC 13例子的細節(jié)的示意圖。圖10中圖示的數(shù)據(jù)驅動器IC 13包括輸入緩存20～23、計數(shù)器24、時鐘控制電路25、數(shù)據(jù)控制電路26、鎖存電路27以及輸出緩存28～31。
將起始信號(START)輸入到輸入緩存20，將時鐘信號(CLOCK)輸入到輸入緩存21，將復位信號(RESET)輸入到輸入緩存22，以及將數(shù)據(jù)信號(DATA)輸入到輸入緩存23。
計數(shù)器24對從時鐘控制電路25輸出的時鐘信號的時鐘周期進行計數(shù)。當計數(shù)到達預定值時，計數(shù)器24啟動被提供給輸出緩存28的起始信號。
時鐘控制電路25響應于從輸入緩存21提供的時鐘信號、起始信號和復位信號來控制計數(shù)器24、數(shù)據(jù)控制電路26和鎖存電路27，并將時鐘信號提供給輸出緩存29。
數(shù)據(jù)控制電路26與從時鐘控制電路25提供的時鐘信號同步，鎖存通過輸入緩存23輸入的數(shù)據(jù)信號，并將鎖存的數(shù)據(jù)信號提供給鎖存電路27。
鎖存電路27鎖存從數(shù)據(jù)控制電路26提供的數(shù)據(jù)信號，并將鎖存的數(shù)據(jù)信號提供給LCD面板10。
輸出緩存28將從計數(shù)器24輸出的起始信號提供給下一個數(shù)據(jù)驅動器IC 13。
輸出緩存29將從時鐘控制電路25輸出的時鐘信號提供給下一個數(shù)據(jù)驅動器IC 13。
輸出緩存30將從輸入緩存22輸出的復位信號提供給下一個數(shù)據(jù)驅動器IC 13。
輸出緩存31將從數(shù)據(jù)控制電路26輸出的數(shù)據(jù)信號提供給下一個數(shù)據(jù)驅動器IC 13。
圖11是圖示數(shù)據(jù)控制電路26例子的細節(jié)的示意圖。在圖11的例子中，數(shù)據(jù)控制電路26由輸入電路40和輸出電路44組成。數(shù)據(jù)控制電路26與時鐘信號的上升沿和下降沿同步鎖存數(shù)據(jù)信號，將鎖存的數(shù)據(jù)信號提供給LCD面板10，合成鎖存的數(shù)據(jù)信號來產(chǎn)生數(shù)據(jù)信號，并輸出所合成的數(shù)據(jù)信號。
輸入電路40由反相器41和數(shù)據(jù)觸發(fā)器(DFF，Data Flip-Flop)電路42、43組成。DFF42與時鐘信號的下降沿同步鎖存數(shù)據(jù)信號，DFF43與時鐘信號的上升沿同步鎖存數(shù)據(jù)信號。由DFF42、43鎖存的數(shù)據(jù)信號被提供給鎖存電路27以及輸出電路44。
輸出電路44由反相器45、46和NAND門47～49組成，與時鐘信號同步合成由DFF42、43鎖存的數(shù)據(jù)信號，并輸出所合成的數(shù)據(jù)信號。
圖12是圖示計數(shù)器24例子的細節(jié)的示意圖。計數(shù)器24通過由DFF50-1～50-n和51構成的移位寄存器以及反相器52實現(xiàn)。其中，DFF50-1～50-n和51的數(shù)目對應于捕捉數(shù)據(jù)信號必需的時鐘周期數(shù)目n+1。計數(shù)器24具有向下一級中的IC通知從設置該計數(shù)器24的級輸出的數(shù)據(jù)信號和時鐘信號的捕捉的起始計時的功能。
接下來，解釋上述傳統(tǒng)例子的操作。
在圖像信號被輸入到控制電路11時，控制電路11輸出將被提供給第一級中的數(shù)據(jù)驅動器IC 13的復位信號。
每一個數(shù)據(jù)驅動器IC 13通過輸入緩存22讀入復位信號，并復位時鐘控制電路25和計數(shù)器24。在此后，每一個數(shù)據(jù)驅動器IC 13將復位信號提供給下一級中的另一個數(shù)據(jù)驅動器IC 13。因此，數(shù)據(jù)驅動器IC 13一個接一個地被復位。
隨后，當時鐘信號和數(shù)據(jù)信號從控制電路11輸出時，在第一級中的數(shù)據(jù)驅動器IC 13通過輸入緩存21和23讀入時鐘信號和數(shù)據(jù)信號(見圖13(A)和(B))，并分別將時鐘信號和數(shù)據(jù)信號提供給時鐘控制電路25和數(shù)據(jù)控制電路26。
當輸入起始信號時，數(shù)據(jù)控制電路26中的DFF43與時鐘信號的上升沿同步鎖存數(shù)據(jù)信號，并將鎖存的數(shù)據(jù)信號作為信號A(見圖13(C))輸出到鎖存電路27。另一方面，數(shù)據(jù)控制電路26中的DFF42與時鐘信號的下降沿同步鎖存數(shù)據(jù)信號，并將鎖存的數(shù)據(jù)信號作為信號B(見圖13(D))輸出到鎖存電路27。
鎖存電路27鎖存從數(shù)據(jù)控制電路26提供的數(shù)據(jù)，并將鎖存的數(shù)據(jù)提供給LCD面板10。
在計數(shù)器24隨著復位信號被復位后，計數(shù)器24對時鐘信號的時鐘周期進行計數(shù)。當經(jīng)過時鐘信號的(n-1)+0.5個周期時，計數(shù)器24將提供給輸出緩存28的起始信號設置為“H”狀態(tài)。
輸出緩存29和31分別輸出時鐘信號和數(shù)據(jù)信號到下一個數(shù)據(jù)驅動器IC 13(見圖13(E)和(F))。
如上所解釋的，從控制電路11所輸出的數(shù)據(jù)信號與時鐘信號同步，依次地被數(shù)據(jù)驅動器IC 13鎖存，然后鎖存的數(shù)據(jù)信號被提供給LCD面板10。
柵極驅動器12驅動LCD面板上每一個預定的柵極總線線路來使每一線路上的晶體管導通。因此，從數(shù)據(jù)驅動器IC 13提供的數(shù)據(jù)顯示在LCD面板10上預定的線路上。
但是，在數(shù)據(jù)驅動器IC 13是級聯(lián)的情形中，當信號被輸入到驅動器件時，該信號通過輸出緩存被提供給下一級的驅動器件。在這時，在信號的上升沿和下降沿之間，緩存中的信號延遲存在差異，其中，該差異是由制造過程造成的。所以，輸出級的信號的占空比與輸入級的信號的占空比有略微的不同。
在具有類似的延遲特性的數(shù)據(jù)驅動器IC 13被級聯(lián)的情形中，信號通過各個數(shù)據(jù)驅動器IC 13時產(chǎn)生的信號的占空比的誤差被積累起來。所以，有的時候在信號通過多級中的驅動器后，所積累起來的信號占空比的誤差變得不可小視了。例如，在超級增強圖像陣列(SXGA，SuperExtended Graphics Array)LCD面板中，級聯(lián)了10個數(shù)據(jù)驅動器IC 13。所以，由于占空比中所積累的誤差，在信號通過10個數(shù)據(jù)驅動器IC 13傳播的過程中，存在不能維持信號的正常波形的可能性。
圖14是圖示了10個級聯(lián)的數(shù)據(jù)驅動器IC 13的輸入級的時鐘信號的波形的示意圖。參考圖14中(A)，在信號被輸入到第一個數(shù)據(jù)驅動器IC 13時，時鐘信號具有矩形的形狀。但是，每次時鐘信號通過數(shù)據(jù)驅動器IC 13時，“H”狀態(tài)的持續(xù)時間被延長了，而“L”狀態(tài)的持續(xù)時間則被縮短了。
也即，時鐘信號的占空比不同于在輸入到第一個數(shù)據(jù)驅動器IC 13時的波形的占空比。所以，一些數(shù)據(jù)驅動器IC 13可能沒有正常工作。
因此，在日本專利申請No.2002-19518中，本發(fā)明人提出了一種集成電路，在該集成電路中通過在每一個數(shù)據(jù)驅動器IC 13對時鐘信號的輸出進行反相，占空比的誤差沒有被積累。
圖15是圖示了上述日本專利申請No.2002-19518所提出的LCD器件細節(jié)的示意圖。如圖15所圖示說明的，上述日本專利申請所公開的集成電路包括LCD面板10、控制電路11、柵極驅動器12以及多個數(shù)據(jù)驅動器IC 16。在與圖9的結構比較時，數(shù)據(jù)驅動器IC 13被數(shù)據(jù)驅動器IC 16所替換。作為奇—偶切換信號，GND信號被輸入到每一個奇數(shù)編號的IC中，VDD信號被輸入到每一個偶數(shù)編號的IC中。圖15的結構的其他部分與圖9相同。
圖16是圖示了圖15結構中的每一個數(shù)據(jù)驅動器IC 16的結構的細節(jié)的示意圖。圖16的數(shù)據(jù)驅動器IC 16包括輸入緩存60～62、反相器63、信號—反相切換電路64、時鐘控制器65、數(shù)據(jù)控制器66、內部電路67、反相器68、信號—反相切換電路69、反相器70以及輸出緩存71、72。
接下來，對上述日本專利申請No.2002-19518中所公開的器件的操作進行簡要地解釋。
由于GND信號或VDD信號根據(jù)每一個數(shù)據(jù)驅動器IC16在級聯(lián)連接中的位置被輸入到輸入緩存62中，所以，信號—反相切換電路64和69中的每一個根據(jù)通過輸入緩存62輸入的信號的狀態(tài)選擇兩個端子中的一個。
圖17是圖示了級聯(lián)連接中每一個奇數(shù)編號的數(shù)據(jù)驅動器IC 16的連接狀態(tài)的示意圖。因為GND信號作為奇—偶變換信號被輸入到每一個奇數(shù)編號的數(shù)據(jù)驅動器IC 16中，信號—反相切換電路64選擇輸入緩存60的輸出，信號—反相切換電路69選擇反相器68的輸出，如圖17所圖示的。
圖18是圖示了級聯(lián)連接中每一個偶數(shù)編號的數(shù)據(jù)驅動器IC 16的連接狀態(tài)的示意圖。因為VDD信號作為奇—偶變換信號被輸入到每一個偶數(shù)編號的數(shù)據(jù)驅動器IC 16中，信號—反相切換電路64選擇反相器63的輸出，信號—反相切換電路69選擇時鐘控制器65的輸出，如圖18所圖示的。
所以，被輸入到每一個奇數(shù)編號的數(shù)據(jù)驅動器IC 16的時鐘信號被按原樣提供給時鐘控制器65，此后被反相器68反相。然后，反相器68的輸出從數(shù)據(jù)驅動器IC 16輸出。
另一方面，被輸入到每一個偶數(shù)編號的數(shù)據(jù)驅動器IC 16的時鐘信號被反相器63反相，然后被提供給時鐘控制器65。此后，被反相的時鐘信號被按原樣從數(shù)據(jù)驅動器IC 16輸出。
因此，即使時鐘信號的“H”狀態(tài)的持續(xù)時間被延長了，時鐘信號在其通過每一個數(shù)據(jù)驅動器IC 16中的時鐘控制器65時被反相，如圖19所圖示的。所以，時鐘信號占空比的誤差被消除了。因此，在通過多個數(shù)據(jù)驅動器IC 16傳播的過程中，防止占空比誤差的積累是可能的。
但是，因為GND信號或VDD信號需要被提供給每一個數(shù)據(jù)驅動器IC 16，所以該器件的結構很復雜。
發(fā)明內容
考慮到上述問題而做出本發(fā)明，本發(fā)明的目的是提供一種具有簡化的結構的半導體器件、顯示器件以及數(shù)據(jù)傳輸系統(tǒng)，其中，占空比誤差不會被積累。
為了達到上述目的，提供了一種半導體器件。該半導體器件包括第一輸入電路，接收從外部提供的第一信號；第二輸入電路，響應于所述第一輸入電路接收的所述第一信號，接收從外部提供的第二輸入信號；信號處理電路，基于所述第二輸入電路接收的所述第二信號，執(zhí)行信號處理；第一輸出電路，對所述第一輸入電路接收的所述第一信號進行反相，并輸出反相的第一信號；和第二輸出電路，將所述第二輸入電路接收的所述第二信號延遲預定的量，并輸出延遲的第二信號。
此外，為了達到上述目的，提供了一種顯示器件。該顯示器件包括顯示面板；柵極驅動器，驅動所述顯示面板的柵極總線線路；和多個級聯(lián)的數(shù)據(jù)驅動器，驅動所述顯示面板的數(shù)據(jù)總線線路。多個數(shù)據(jù)驅動器中的每一個包括第一輸入電路，接收從前一級提供的第一信號；第二輸入電路，響應于所述第一輸入電路接收的所述第一信號，接收從前一級提供的第二信號；信號處理電路，基于由所述第二輸入電路接收的所述第二信號，執(zhí)行信號處理；第一輸出電路，對所述第一輸入電路接收的所述第一信號進行反相，并輸出反相的第一信號；和第二輸出電路，將所述第二輸入電路接收的所述第二信號延遲預定的量，并輸出延遲的第二信號。
而且，為了達到上述目的，提供了一種傳輸系統(tǒng)，該傳輸系統(tǒng)包括多個級聯(lián)并且依次傳輸所輸入的信號的半導體器件。多個半導體器件中的每一個包括第一輸入電路，接收從前一級提供的第一信號；第二輸入電路，響應于所述第一輸入電路接收的所述第一信號，接收從前一級提供的第二信號；信號處理電路，基于由所述第二輸入電路接收的所述第二信號，執(zhí)行信號處理；第一輸出電路，對所述第一輸入電路接收的所述第一信號進行反相，并輸出反相的第一信號；和第二輸出電路，將所述第二輸入電路接收的所述第二信號延遲預定的量，并輸出延遲的第二信號。
本發(fā)明上述以及其他的目的、特征以及優(yōu)點將從下面結合附圖以示例方式對本發(fā)明優(yōu)選實施例的描述中變得清楚。
圖1是用于解釋本發(fā)明原理的示意圖；圖2是圖示本發(fā)明實施例的示例性結構的示意圖；圖3是圖示在圖2的結構中的數(shù)據(jù)驅動器IC的示例性結構的細節(jié)的示意圖；圖4是圖示在圖3的結構中的數(shù)據(jù)控制電路的示例性結構的細節(jié)的示意圖；圖5是圖示在圖3的結構中的計數(shù)器的示例性結構的細節(jié)的示意圖；圖6是用于解釋圖2中說明的實施例的操作的時序圖；圖7是圖示時鐘信號和數(shù)據(jù)信號相互之間關系的示意圖；圖8是圖示在如圖2所示的10個級聯(lián)的數(shù)據(jù)驅動器IC的輸入級的時鐘信號的相對相位的時序圖；圖9是圖示傳統(tǒng)的具有級聯(lián)結構的LCD器件的例子的示意圖；圖10是圖示每一個數(shù)據(jù)驅動器IC例子的細節(jié)的示意圖；圖11是圖示數(shù)據(jù)控制電路例子的細節(jié)的示意圖；圖12是圖示計數(shù)器例子的細節(jié)的示意圖；圖13是圖示說明數(shù)據(jù)控制器IC和數(shù)據(jù)控制電路的操作的時序圖；圖14是圖示在10個級聯(lián)的數(shù)據(jù)驅動器IC的輸入級的時鐘信號的波形的時序圖；圖15是圖示由日本專利申請No.2002-19518所提出的LCD器件細節(jié)的示意圖；圖16是圖示圖15結構中的每一個數(shù)據(jù)驅動器IC的結構的細節(jié)的示意圖；圖17是圖示在級聯(lián)連接中每一個奇數(shù)編號的數(shù)據(jù)驅動器IC的連接狀態(tài)的示意圖；
圖18是圖示在級聯(lián)連接中每一個偶數(shù)編號的數(shù)據(jù)驅動器IC的連接狀態(tài)的示意圖；圖19是圖示日本專利申請No.2002-19518公開的LCD器件的操作的時序圖。
具體實施例方式
下面參照附圖，解釋本發(fā)明的實施例。
圖1是用于解釋本發(fā)明原理的示意圖。如圖1所圖示的，半導體器件100級聯(lián)于半導體器件99和101之間。半導體器件100接收從前一級的半導體器件99輸出的時鐘信號(CLK)和數(shù)據(jù)信號(DATA)，執(zhí)行預定的信號處理，向下一級的半導體器件101輸出時鐘信號和數(shù)據(jù)信號。
半導體器件100包括第一輸入電路100a，第二輸入電路100b、信號處理電路100c、第一輸出電路100d和第二輸出電路100e。
第一輸入電路100a接收從前一級的半導體器件99提供的，作為第一信號的時鐘信號。
第二輸入電路100b，響應從第一輸入電路100a提供的時鐘信號(第一信號)，接收從前一級的半導體器件99提供的，作為第二信號的數(shù)據(jù)信號。
信號處理電路100c，基于從第二輸入電路100b提供的數(shù)據(jù)信號(第二信號)，執(zhí)行信號處理。
第一輸出電路100d將從第一輸入電路100a提供的時鐘信號(第一信號)反相，然后將反相的時鐘信號輸出到下一級的半導體器件101。
第二輸出電路100e將從第二輸入電路100b提供的數(shù)據(jù)信號(第二信號)延遲時鐘信號(第一信號)的半個周期。
接下來，解釋上述結構的操作。
從前一級的半導體器件99輸出的時鐘信號和數(shù)據(jù)信號分別被提供給半導體器件100中的第一輸入電路100a和第二輸入電路100b。
第一輸入電路100a接收從前一級的半導體器件99提供的時鐘信號，并將該時鐘信號提供給信號處理電路100c和第二輸入電路100b。
第二輸入電路100b與從第一輸入電路100a提供的時鐘信號同步接收數(shù)據(jù)信號，并將該數(shù)據(jù)信號提供給信號處理電路100c和第二輸出電路100e。
信號處理電路100c與從第一輸入電路100a提供的時鐘信號同步獲取從第二輸入電路100b提供的數(shù)據(jù)信號，并執(zhí)行預定的處理。此外，該時鐘信號被提供給第一輸出電路100d。
第一輸出電路100d將從信號處理電路100c提供的時鐘信號反相，并將反相的時鐘信號輸出。因此，具有與被輸入到半導體器件100的時鐘信號有180度相差的時鐘信號被提供給下一級的半導體器件101。
第二輸出電路100e將從第二輸入電路100b提供的數(shù)據(jù)信號延遲時鐘信號的半個周期(180度)，并將延遲的數(shù)據(jù)信號輸出。因此，與被輸入到半導體器件100的數(shù)據(jù)信號有180度相差的數(shù)據(jù)信號被提供給下一級的半導體器件101。
由于通過第一輸出電路100d提供的時鐘信號被反相，然后被輸出，即使該時鐘信號的“H”狀態(tài)的持續(xù)時間被延長，該“H”狀態(tài)被反相為“L”狀態(tài)，然后被輸出。所以，該時鐘信號的占空比的誤差的積累能以與參照圖19解釋的情形的相類似的方式被防止。
此外，由于數(shù)據(jù)信號也被延遲時鐘信號的半個周期(180度)，然后被輸出，所以可能使該數(shù)據(jù)信號與反相的時鐘信號(即，其相位與被輸入到半導體器件100的時鐘信號有180度相差的時鐘信號)同步。所以，不必提供信號—反相切換電路64和69，這些電路在由日本專利申請No.2002-19518所提出的LCD器件中被提供。而且，不必根據(jù)半導體器件在級聯(lián)連接中的位置來輸入GND和VDD信號。
因此，根據(jù)本發(fā)明，簡化電路結構、防止時鐘信號的占空比的誤差的積累是可能的。
接下來，解釋本發(fā)明的實施例。
圖2是圖示本發(fā)明實施例的示例性結構的示意圖。圖2的LCD器件包括LCD面板10、控制電路11、柵極驅動器12、多個數(shù)據(jù)驅動器IC17和信號線15。
在LCD面板10中，各包含一晶體管的像素排列成行和列，從柵極驅動器12沿水平方向延伸的柵極總線線路被連接到像素中晶體管的柵極，從數(shù)據(jù)驅動器電路IC 17沿垂直方向延伸的數(shù)據(jù)總線線路通過晶體管被連接到像素中的電容器。當數(shù)據(jù)在LCD面板10上顯示時，柵極驅動器12在逐條線路的基礎上依次驅動每一柵極總線線路，而使連接到柵極總線線路的晶體管導通，接著數(shù)據(jù)驅動器IC 17通過導通的晶體管同時向水平方向的每一線路上的像素中寫入數(shù)據(jù)。
控制電路11控制柵極驅動器12和數(shù)據(jù)驅動器IC 17，從而在LCD面板10上顯示數(shù)據(jù)。從控制電路11輸出的信號首先被提供給第一級中的數(shù)據(jù)驅動器IC 17，然后從每一級中的數(shù)據(jù)驅動器IC 17提供給下一級中的數(shù)據(jù)驅動器IC 17。
柵極驅動器12在控制電路11的控制之下，基于逐條線路依次驅動每一柵極總線線路，而使連接到柵極總線線路的晶體管導通。
數(shù)據(jù)驅動器IC 17是級聯(lián)的，并與時鐘信號同步鎖存從控制電路11提供、將被顯示的數(shù)據(jù)。被每一數(shù)據(jù)驅動器IC 17鎖存的數(shù)據(jù)被提供給LCD面板10和下一個數(shù)據(jù)驅動器IC 17。
圖3是圖示每一個數(shù)據(jù)驅動器IC 17例子的細節(jié)的示意圖。圖3中圖示的數(shù)據(jù)驅動器IC 17包括輸入緩存120～123、計數(shù)器124、時鐘控制電路125、數(shù)據(jù)控制電路126、鎖存電路127、輸出緩存128～131和反相器132。
將起始信號輸入到輸入緩存120，將時鐘信號輸入到輸入緩存121，將復位信號輸入到輸入緩存122，以及將數(shù)據(jù)信號輸入到輸入緩存123。
計數(shù)器124對從時鐘控制電路125輸出的時鐘信號的時鐘周期進行計數(shù)。當計數(shù)到達預定值時，計數(shù)器124啟動被提供給輸出緩存128的起始信號。
時鐘控制電路125響應于從輸入緩存121提供的時鐘信號、起始信號和復位信號來控制計數(shù)器124、數(shù)據(jù)控制電路126和鎖存電路127，并將時鐘信號提供給反相器132。
數(shù)據(jù)控制電路126與從時鐘控制電路125提供的時鐘信號同步鎖存通過輸入緩存123輸入的數(shù)據(jù)信號，并將鎖存的數(shù)據(jù)信號提供給鎖存電路127。
鎖存電路127鎖存從數(shù)據(jù)控制電路126提供的數(shù)據(jù)信號，并將鎖存的數(shù)據(jù)信號提供給LCD面板10。
輸出緩存128將從計數(shù)器124輸出的起始信號提供給下一個數(shù)據(jù)驅動器IC 17。
輸出緩存129將從反相器132輸出的被反相的時鐘信號提供給下一個數(shù)據(jù)驅動器IC 17。
輸出緩存130將從輸入緩存122輸出的復位信號提供給下一個數(shù)據(jù)驅動器IC 17。
輸出緩存131將從數(shù)據(jù)控制電路126輸出的數(shù)據(jù)信號提供給下一個數(shù)據(jù)驅動器IC 17。
圖4是圖示數(shù)據(jù)控制電路126例子的細節(jié)的示意圖。在圖4的例子中，數(shù)據(jù)控制電路126由輸入電路140、延遲電路150和輸出電路144組成，它們每一個都用虛線包圍。數(shù)據(jù)控制電路126與時鐘信號的上升沿和下降沿同步鎖存數(shù)據(jù)信號，將鎖存的數(shù)據(jù)信號提供給LCD面板10，延遲鎖存的數(shù)據(jù)信號，合成所延遲的數(shù)據(jù)信號，并輸出所合成的數(shù)據(jù)信號。
輸入電路140由反相器141和數(shù)據(jù)觸發(fā)器(DFF)電路142、143組成。DFF142與時鐘信號的下降沿同步鎖存數(shù)據(jù)信號，DFF143與時鐘信號的上升沿同步鎖存數(shù)據(jù)信號。由DFF142、143鎖存的數(shù)據(jù)信號被提供給鎖存電路127以及延遲電路150。
延遲電路150由反相器151、152和D-鎖存電路153、154組成。D-鎖存電路153與時鐘信號的上升沿同步鎖存DFF142的輸出，D-鎖存電路154與時鐘信號的下降沿同步鎖存DFF143的輸出。由D-鎖存電路153和154鎖存的數(shù)據(jù)信號被提供給鎖存電路127和輸出電路144。
輸出電路144由反相器145、146和NAND門147～149組成，與時鐘信號同步，合成從D-鎖存電路153和154輸出的數(shù)據(jù)信號，并將合成的信號輸出。
圖5是圖示計數(shù)器24例子的細節(jié)的示意圖。計數(shù)器124通過由DFF160-1～160-n和161構成的移位寄存器實現(xiàn)，其中，DFF160-1～160-n和161的數(shù)目對應于捕捉數(shù)據(jù)信號所必需的時鐘周期數(shù)目n+1。計數(shù)器124具有向下一級中的IC通知從設置該計數(shù)器124的級輸出的數(shù)據(jù)信號和時鐘信號的捕捉的起始計時的功能。
接下來，解釋上述例子的操作。
在圖像信號被輸入到控制電路11時，控制電路11輸出將被提供給第一級中的數(shù)據(jù)驅動器IC 17的復位信號(在圖2左端圖示說明)。
每一個數(shù)據(jù)驅動器IC 17通過輸入緩存122讀入復位信號，并復位時鐘控制電路125和計數(shù)器124。在此后，數(shù)據(jù)驅動器IC 17向下一級中的另一個數(shù)據(jù)驅動器IC 17提供復位信號。因此，數(shù)據(jù)驅動器IC 17一個接一個地被復位。
隨后，當時鐘信號和數(shù)據(jù)信號從控制電路11輸出時，第一級中的數(shù)據(jù)驅動器IC 17通過輸入緩存121和123讀入時鐘信號和數(shù)據(jù)信號(見圖6(A)和(B))，并分別將時鐘信號和數(shù)據(jù)信號提供給時鐘控制電路125和數(shù)據(jù)控制電路126。
當從控制電路11向輸入緩存120提供起始信號時，數(shù)據(jù)控制電路126中的DFF143與時鐘信號的上升沿同步鎖存數(shù)據(jù)信號，并將鎖存的數(shù)據(jù)信號作為信號A(見圖6(C))輸出到D-鎖存電路154。另一方面，數(shù)據(jù)控制電路126中的DFF142與時鐘信號的下降沿同步鎖存數(shù)據(jù)信號，并將鎖存的數(shù)據(jù)信號作為信號B(見圖6(D))輸出到D-鎖存電路153和鎖存電路127。
D-鎖存電路153通過與時鐘信號的上升沿同步鎖存DFF142的輸出，將DFF142的輸出延遲時鐘信號的半個周期，并將延遲的輸出作為信號D(見圖6(F))提供給輸出電路144。
D-鎖存電路154通過與時鐘信號的下降沿同步鎖存DFF143的輸出，將DFF143的輸出延遲時鐘信號的半個周期，并將延遲的輸出作為信號C(見圖6(E))提供給輸出電路144以及鎖存電路127。
輸出電路144與時鐘信號同步合成從D-鎖存電路153和154輸出的信號，并將合成的數(shù)據(jù)信號提供給輸出緩存131。
鎖存電路127鎖存從數(shù)據(jù)控制電路126提供的數(shù)據(jù)信號，并將鎖存的數(shù)據(jù)提供給LCD面板10。因此，被分配給數(shù)據(jù)驅動器IC 17的圖像數(shù)據(jù)被提供給LCD面板10。
在計數(shù)器124隨著復位信號被復位后，計數(shù)器124對時鐘信號的時鐘周期進行計數(shù)。當經(jīng)過時鐘信號的n個周期時，計數(shù)器124將提供給輸出緩存128的起始信號設置為“H”狀態(tài)。
從時鐘控制電路125輸出的時鐘信號被反相器132反相，然后被提供給輸出緩存129。
輸出緩存129和131分別將被反相器132反相的時鐘信號和從數(shù)據(jù)控制電路126提供的數(shù)據(jù)信號輸出到下一個數(shù)據(jù)驅動器IC 17(見圖6(G)和(H))。
上述從輸出緩存131輸出的數(shù)據(jù)信號(見圖6(G))被從輸入到輸入緩存123的數(shù)據(jù)信號(見圖6(B))延遲時鐘信號的半個周期。此外，因為通過輸入緩存121輸入的時鐘信號被反相器132反相，該時鐘信號的相位也被移位180度。
圖7是圖示時鐘信號和數(shù)據(jù)信號的相位之間關系的示意圖。在圖7中，數(shù)據(jù)位“A”到“H”是在輸入時鐘脈沖“1”到“10”時被輸入的。確切地說，數(shù)據(jù)位“A”是與時鐘脈沖“1”同步被輸入的。
當輸入的起始信號(參考圖7中(A)圖示說明)變成“H”，數(shù)據(jù)位“A”(參考圖7中(C)圖示說明)與時鐘脈沖“1”(參考圖7中(B)圖示說明)同步被輸入。如前所述，時鐘信號在輸出前被反相器132反相。所以，參考圖7中(E)圖示說明，時鐘脈沖“1”在所輸出的時鐘信號中被反相為“L”狀態(tài)。
另一方面，參考圖7中(F)圖示說明，由于數(shù)據(jù)信號在輸出前被延遲時鐘信號的半個周期，數(shù)據(jù)位“A”與時鐘脈沖“1”和“2”之間的“H”狀態(tài)同步被輸出。所以，在進入數(shù)據(jù)驅動器IC 17的輸入級的數(shù)據(jù)信號和時鐘信號之間的相對相位，在它們被提供給下一個數(shù)據(jù)驅動器IC17時得以維持。
圖8是圖示了在如圖2所圖示的10個級聯(lián)的數(shù)據(jù)驅動器IC的輸入級的時鐘信號的相對相位的時序圖。在圖8中，參考(A)到(J)指示了在第一到第十級(盡管在圖2中僅圖示了4級)中的數(shù)據(jù)驅動器IC 17的輸入級的時鐘信號的波形。如圖8所圖示說明的，在本發(fā)明的實施例中，時鐘信號在輸出前在每一個數(shù)據(jù)驅動器IC 17中被反相。所以，可以防止占空比誤差的積累。
在如圖11所圖示說明的傳統(tǒng)的數(shù)據(jù)控制電路中，由數(shù)據(jù)信號所攜帶的信息通過與時鐘信號上升沿和下降沿同步分別鎖存DFF42和43的輸入信號而被捕捉。但是，如圖13所圖示說明的傳統(tǒng)的結構中，鎖存電路127用來鎖存數(shù)據(jù)的時間間隔(timing margin)，與從每個時鐘脈沖的下降沿到下一個時鐘脈沖的上升沿的時間一樣小。所以，當分辨率變大時，不可能正常地捕捉數(shù)據(jù)。
另一方面，在如圖4圖示說明的本發(fā)明的實施例中，D-鎖存電路154的輸出(信號C)被用來在每個上升沿獲取輸出數(shù)據(jù)信號攜帶的信息，DFF142的輸出(信號B)被用來在每個下降沿獲取輸出數(shù)據(jù)信號攜帶的信息，如同在傳統(tǒng)的結構中。所以，如圖6圖示說明的，可能獲得從時鐘信號的每個下降沿到下一個下降沿的時間的時間間隔。所以，準確地鎖存數(shù)據(jù)是可能的，即使在圖像分辨率變大時。
盡管在上述實施例中，數(shù)據(jù)信號通過使用D-鎖存電路153和154而被延遲，作為替換，也可以使用用于延遲數(shù)據(jù)信號的延遲線路。
盡管上述實施例的解釋采用了使用LCD面板的例子，但是本發(fā)明能被用到例如使用等離子顯示面板的器件的其他顯示器件。
本發(fā)明的應用不限于如LCD器件的顯示器件。本發(fā)明也能夠被應用于數(shù)據(jù)在級聯(lián)的半導體器件之間傳輸?shù)膫鬏斚到y(tǒng)。
上述實施例中的電路僅僅作為實例圖示說明。本發(fā)明并不限于這些電路。
如上所解釋的，根據(jù)本發(fā)明，在每一個級聯(lián)的半導體器件中，從外部提供的第一信號在輸出前被反相，同是從外部提供的第二信號在輸出前被延遲預定的量。所以，可以防止第一信號占空比誤差的積累。
此外，根據(jù)本發(fā)明，在顯示器件的多個級聯(lián)的數(shù)據(jù)驅動器的每一個中，從前一級提供的第一信號在輸出前被反相，同是從前一級提供的第二信號在輸出前被延遲預定的量。所以，可以防止第一信號占空比誤差的積累以及所顯示圖像質量變差。
而且，根據(jù)本發(fā)明，在信號傳輸系統(tǒng)的多個級聯(lián)的半導體器件的每一個中，從前一級提供的第一信號在輸出前被反相，同是從前一級提供的第二信號在輸出前被延遲預定的量。所以，可以防止第一信號占空比誤差的積累以及所傳輸?shù)男盘栙|量變差。
前述僅被認為是本發(fā)明原理的說明。而且，由于本領域的技術人員能進行很多修改和變化，所以不希望將本發(fā)明限制為所顯示和描述的具體的結構和應用，因此，所有適當?shù)男薷暮偷韧锟梢员徽J為是落在所附的權利要求以及它們的等同物的本發(fā)明的范圍內。
權利要求
1.一種半導體器件，包括第一輸入電路，接收從外部提供的第一信號；第二輸入電路，響應于所述第一輸入電路接收的所述第一信號，接收從外部提供的第二輸入信號；信號處理電路，基于所述第二輸入電路接收的所述第二信號，執(zhí)行信號處理；第一輸出電路，對所述第一輸入電路接收的所述第一信號進行反相，并輸出反相的第一信號；和第二輸出電路，將所述第二輸入電路接收的所述第二信號延遲預定的量，并輸出延遲的第二信號。
2.如權利要求1所述的半導體器件，其中，所述第一信號是時鐘信號，所述第二信號是數(shù)據(jù)信號，所述第二輸出電路將數(shù)據(jù)信號延遲時鐘信號的半個周期，并輸出被延遲的數(shù)據(jù)信號。
3.如權利要求2所述的半導體器件，其中，所述第二輸出電路使用鎖存電路延遲所述數(shù)據(jù)信號。
4.如權利要求3所述的半導體器件，其中，所述數(shù)據(jù)信號在對應于所述時鐘信號的上升沿和下降沿的位置攜帶一對信息片段，所述信號處理電路從被所述鎖存電路延遲的數(shù)據(jù)信號捕捉所述信息片段對中在前的一個，并從未被所述鎖存電路延遲的數(shù)據(jù)信號捕捉所述信息片段對中在后的一個。
5.如權利要求2所述的半導體器件，還包括第三輸入電路，接收指示所述數(shù)據(jù)信號的捕捉的起始信號；和第三輸出電路，將所述第三輸入電路接收的所述起始信號延遲對于所述數(shù)據(jù)信號的捕捉必需的所述時鐘信號的若干周期。
6.如權利要求2所述的半導體器件，其中，所述第一和第二輸出電路中的至少一個使用延遲線路來延遲所述數(shù)據(jù)信號。
7.一種顯示器件，包括顯示面板；柵極驅動器，驅動所述顯示面板的柵極總線線路；和多個級聯(lián)的數(shù)據(jù)驅動器，驅動所述顯示面板的數(shù)據(jù)總線線路多個數(shù)據(jù)驅動器中的每一個包括第一輸入電路，接收從前一級提供的第一信號；第二輸入電路，響應于所述第一輸入電路接收的所述第一信號，接收從前一級提供的第二信號；信號處理電路，基于由所述第二輸入電路接收的所述第二信號，執(zhí)行信號處理；第一輸出電路，對所述第一輸入電路接收的所述第一信號進行反相，并輸出反相的第一信號；和第二輸出電路，將所述第二輸入電路接收的所述第二信號延遲預定的量，并輸出延遲的第二信號。
8.如權利要求7所述的顯示器件，其中，所述第一信號是時鐘信號，所述第二信號是數(shù)據(jù)信號，所述第二輸出電路將數(shù)據(jù)信號延遲時鐘信號的半個周期，并輸出延遲的數(shù)據(jù)信號。
9.如權利要求8所述的顯示器件，其中，所述第二輸出電路使用鎖存電路延遲所述數(shù)據(jù)信號。
10.如權利要求9所述的顯示器件，其中，所述數(shù)據(jù)信號在對應于所述時鐘信號的上升沿和下降沿的位置攜帶一對信息片段，所述信號處理電路從被所述鎖存電路延遲的數(shù)據(jù)信號捕捉所述信息片段對中在前的一個，并從未被所述鎖存電路延遲的數(shù)據(jù)信號捕捉所述信息片段對中在后的一個。
11.如權利要求8所述的顯示器件，還包括第三輸入電路，接收指示所述數(shù)據(jù)信號的捕捉的起始信號；和第三輸出電路，將所述第三輸入電路接收的所述起始信號延遲對于所述數(shù)據(jù)信號的捕捉所必需的所述時鐘信號的若干周期。
12.如權利要求8所述的顯示器件，其中，所述第一和第二輸出電路中的至少一個使用延遲線路來延遲所述數(shù)據(jù)信號。
13.一種信號傳輸系統(tǒng)，包括多個級聯(lián)的半導體器件，所述多個半導體器件依次傳輸輸入的信號，其中，多個半導體器件中的每一個包括第一輸入電路，接收從前一級提供的第一信號；第二輸入電路，響應于所述第一輸入電路接收的所述第一信號，接收從前一級提供的第二信號；信號處理電路，基于由所述第二輸入電路接收的所述第二信號，執(zhí)行信號處理；第一輸出電路，對所述第一輸入電路接收的所述第一信號進行反相，并輸出反相的第一信號；和第二輸出電路，將所述第二輸入電路接收的所述第二信號延遲預定的量，并輸出延遲的第二信號。
全文摘要
本發(fā)明公開了一種顯示器件，其包括多個級聯(lián)的數(shù)據(jù)驅動器，并防止由誤差積累所造成的信號占空比的變化。在多個數(shù)據(jù)驅動器中的每一個中第一輸入電路，接收從外部提供的第一信號；第二輸入電路，響應于第一輸入電路接收的第一信號，接收從外部提供的第二信號；信號處理電路，基于由第二輸入電路接收的第二信號，執(zhí)行信號處理；第一輸出電路，對第一輸入電路接收的第一信號進行反相，并輸出反相的第一信號；第二輸出電路，將第二輸入電路接收的第二信號延遲預定的量，并輸出延遲的第二信號。
文檔編號G09G3/20GK1460983SQ03136
公開日2003年12月10日 申請日期2003年5月21日 優(yōu)先權日2002年5月24日
發(fā)明者熊谷正雄, 鵜戶真也 申請人:富士通株式會社