專利名稱：基于Microblaze軟核技術(shù)的LED大屏幕異步控制系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及LED大屏幕技術(shù)領(lǐng)域，尤其涉及一種基于Microblaze軟核技術(shù)的LED 大屏幕異步控制系統(tǒng)。
背景技術(shù)：
隨著LED面板成本的降低，LED大屏幕的應(yīng)用范圍已經(jīng)越來越廣泛，各種不同的應(yīng)用環(huán)境對(duì)LED控制系統(tǒng)的性能提出了更高的技術(shù)要求，同時(shí)又要求不能大幅度增加成本。LED異步控制系統(tǒng)主要由通訊接口模塊、顯示內(nèi)容與特技處理模塊和顯示輸出模塊三部分組成。其中通訊接口模塊主要用于實(shí)現(xiàn)控制系統(tǒng)與電腦(PC)或其他設(shè)備之間的通訊，顯示內(nèi)容與特技處理模塊主要負(fù)責(zé)顯示內(nèi)容和顯示特技的處理，顯示輸出模塊主要負(fù)責(zé)將顯示內(nèi)容轉(zhuǎn)換成LED大屏幕的接口時(shí)序輸出。目前的LED異步控制系統(tǒng)主要有兩種實(shí)現(xiàn)模式，一種為單處理器(CPU)模式，另一種為處理器(CPU)+復(fù)雜可編程邏輯器件或現(xiàn)場(chǎng)可編程門陣列(CPLD/FPGA)模式。單CPU模式是指，控制系統(tǒng)的三個(gè)模塊采用分時(shí)模式共用一個(gè)CPU來實(shí)現(xiàn)。這種模式可以大大節(jié)省控制器的成本，但同時(shí)具有以下缺點(diǎn)1、各模塊之間無法實(shí)現(xiàn)真正的并行操作，各模塊需共享CPU的帶寬和處理能力；2、顯示輸出模塊只能使用普通輸入輸出口(IO)來模擬，而CPU的輸入輸出口(IO) 相對(duì)CPLD和FPGA的速度很難再做提高。根據(jù)以上技術(shù)特性，采用單CPU模式的LED異步控制系統(tǒng)一般只能用于顯示面積比較小，顯示效果要求不高的應(yīng)用場(chǎng)合。如圖1所示的CPU+CPLD/FPGA模式是指，由CPU完成通訊接口模塊和顯示內(nèi)容與特技處理模塊，CPLD和一塊RAM來完成顯示輸出模塊，CPU和CPLD之間采用并行總線連接。這種模式中，三個(gè)模塊被分解為兩個(gè)部分并行完成，所以相對(duì)于單CPU模式，其技術(shù)性能和顯示效果有了很大程度的提高。但由于CPU與CPLD之間采用外部總線連接，而 CPU的外部總線速度與其內(nèi)部總線速度相差很大，并且CPU和CPLD之間要實(shí)時(shí)進(jìn)行大量數(shù)據(jù)的交互，因此內(nèi)、外總線的速度差成為CPU+CPLD/FPGA模式的一個(gè)重大技術(shù)瓶頸。另外， 上述技術(shù)方案由于添加了一個(gè)CPLD/FPGA和一片RAM，因此整個(gè)控制系統(tǒng)的成本大大提高， 這樣將不利于其應(yīng)用推廣。雖然CPU+CPLD/FPGA模式的帶載面積相對(duì)單CPU模式有了很大提高，但CPU+CPLD/FPGA模式應(yīng)用在很多特寬屏或特長(zhǎng)屏?xí)r，單個(gè)控制器無法完成其控制， 而需要多個(gè)控制器級(jí)聯(lián)控制。因此，針對(duì)目前的單處理器(CPU)模式和CPU+CPLD/FPGA模式，無法滿足各模塊之間并行操作和外部總線速度難以提升的特點(diǎn)。本領(lǐng)域的技術(shù)人員致力于開發(fā)一種應(yīng)用于大面積LED顯示屏的異步控制系統(tǒng)。

發(fā)明內(nèi)容
有鑒于現(xiàn)有技術(shù)的上述缺陷，本發(fā)明所要解決的技術(shù)問題是提供一種高效、低成本的LED大屏幕異步控制系統(tǒng)。為實(shí)現(xiàn)上述目的，本發(fā)明提供了一種基于Microblaze軟核技術(shù)的LED大屏幕異步控制系統(tǒng)，至少包括用于實(shí)現(xiàn)控制系統(tǒng)與外部設(shè)備之間通訊的通訊接口模塊；用于顯示內(nèi)容和顯示特技處理的顯示內(nèi)容與特技處理模塊；用于將顯示內(nèi)容轉(zhuǎn)換成LED大屏幕的接口時(shí)序輸出的顯示輸出模塊；所述通訊接口模塊、所述顯示內(nèi)容與特技處理模塊、所述顯示輸出模塊為并行操作。在本發(fā)明的較佳實(shí)施方式中，所述控制系統(tǒng)還包括第一 Microblaze軟核，所述第一 Microblaze軟核用于所述顯示內(nèi)容與特技處理模塊實(shí)現(xiàn)顯示內(nèi)容和顯示特技的處理； 所述控制系統(tǒng)還包括第二 Microblaze軟核，所述第二 Microblaze軟核用于所述通訊接口模塊實(shí)現(xiàn)通訊接口部分的協(xié)議；所述顯示輸出模塊通過一 DMA模塊與一多端口存儲(chǔ)器控制器直接相連。在本發(fā)明的另一較佳實(shí)施方式中，利用所述多端口存儲(chǔ)器控制器共享一外部存儲(chǔ)器。所述外部存儲(chǔ)器為一片二代雙倍率動(dòng)態(tài)RAM ；采用所述多端口存儲(chǔ)器控制器將該二代雙倍率動(dòng)態(tài)RAM在邏輯上分隔成各自獨(dú)立第一端口、第二端口和第三端口 ；所述顯示內(nèi)容與特技處理模塊通過所述第一端口與所述多端口存儲(chǔ)器控制器直接相連；所述通訊接口模塊通過所述第二端口與所述多端口存儲(chǔ)器控制器直接相連；所述顯示輸出模塊通過所述第三端口與所述多端口存儲(chǔ)器控制器直接相連，以實(shí)現(xiàn)共享所述外部存儲(chǔ)器。在本發(fā)明的另一較佳實(shí)施方式中，在所述外部存儲(chǔ)器中劃分出一連續(xù)的當(dāng)前幀存儲(chǔ)專用區(qū)域。所述第一 Microblaze軟核每處理完一幀數(shù)據(jù)后，都對(duì)所述當(dāng)前幀存儲(chǔ)專用區(qū)域進(jìn)行更新，所述顯示輸出模塊直接從所述當(dāng)前幀存儲(chǔ)專用區(qū)域讀取該數(shù)據(jù)并輸出。當(dāng)所述第二 Microblaze軟核接收到新數(shù)據(jù)后，首先將該數(shù)據(jù)保存在一外部存儲(chǔ)器中；然后，所述第二 Microblaze軟核通知所述第一 Microblaze軟核，所述第一 Microblaze軟核根據(jù)通知消息中的地址信息處理該新數(shù)據(jù)。所述第一 Microblaze軟核與所述第二 Microblaze軟核之間使用Mailbox實(shí)現(xiàn)消息傳遞和同步。本發(fā)明充分利用各個(gè)軟核之間可并行操作的特性，最大程度地提高了數(shù)據(jù)的處理效率。與現(xiàn)有技術(shù)相比，本發(fā)明的LED大屏幕異步控制系統(tǒng)使用兩個(gè)Microblaze軟核替代普通的CPU，將通訊接口模塊和顯示內(nèi)容與特技處理模塊分離，最大限度地提高了各模塊的處理效率。本發(fā)明使用內(nèi)部顯示輸出模塊替代現(xiàn)有技術(shù)中的外部CPLD/FPGA，減少了各模塊之間大數(shù)據(jù)量的直接交互，從而緩解了由于使用外部總線進(jìn)行數(shù)據(jù)交互而造成的效率低下問題。本發(fā)明還充分利用了多端口存儲(chǔ)器控制器(MPMC)和二代雙倍率動(dòng)態(tài)RAM(DDRII) 的高帶寬，節(jié)省一塊RAM，降低了控制系統(tǒng)的成本。以下將結(jié)合附圖對(duì)本發(fā)明的構(gòu)思、具體結(jié)構(gòu)及產(chǎn)生的技術(shù)效果作進(jìn)一步說明，以充分地了解本發(fā)明的目的、特征和效果。


圖1是現(xiàn)有技術(shù)中CPU+CPLD/FPGA模式的結(jié)構(gòu)示意圖2是本發(fā)明一具體實(shí)施例的結(jié)構(gòu)示意圖。
具體實(shí)施例方式本發(fā)明的LED大屏幕異步控制系統(tǒng)，其核心設(shè)計(jì)原理是基于賽靈思軟核技術(shù)。賽靈思(Xilinx)公司的MicroBlaze軟核是一個(gè)功能強(qiáng)大、應(yīng)用靈活的嵌入式軟處理器，其強(qiáng)大的用戶自定義邏輯功能極大地便利了系統(tǒng)設(shè)計(jì)。如圖2所示，在本發(fā)明的一具體實(shí)施例中，至少包括用于實(shí)現(xiàn)控制系統(tǒng)與外部設(shè)備之間通訊的通訊接口模塊；用于顯示內(nèi)容和顯示特技處理的顯示內(nèi)容與特技處理模塊； 用于將顯示內(nèi)容轉(zhuǎn)換成LED大屏幕的接口時(shí)序輸出的顯示輸出模塊?？刂葡到y(tǒng)還包括用于顯示內(nèi)容與特技處理模塊實(shí)現(xiàn)顯示內(nèi)容和顯示特技處理的第一 Microblaze軟核；用于通訊接口模塊實(shí)現(xiàn)通訊接口部分協(xié)議的第二 Microblaze軟核。由于使用第一 Microblaze軟核來實(shí)現(xiàn)顯示內(nèi)容和顯示特技的處理。而通訊接口部分全部是由第二 Microblaze軟核來實(shí)現(xiàn)，大大降低了第一 Microblaze軟核的額外負(fù)荷， 將第一 Microblaze軟核幾乎所有的處理能力用到顯示內(nèi)容和特技的處理上。這樣可以最大程度的提高顯示特技的速度，并且也大大增加了控制系統(tǒng)的控制面積。本實(shí)施例中所提的MicroBlaze軟核采用了 32位流水線結(jié)構(gòu)，包含32個(gè)32位通用寄存器和1個(gè)可選的32位移位器，時(shí)鐘頻率可達(dá)150MHz ；在Virrex — 4FPGA上運(yùn)行速率高達(dá)120DMIPS，僅占用Virtex-II Pro FPGA中的950個(gè)邏輯單元。具體地，MicroBlaze軟核的結(jié)構(gòu)具有以下基本特征32個(gè)32位通用寄存器和2個(gè)專用寄存器；32位指令系統(tǒng)，支持3個(gè)操作數(shù)和2種尋址方式；分離的32位指令和數(shù)據(jù)總線，符合IBM的OPB總線規(guī)范；通過本地存儲(chǔ)器總線直接訪問片內(nèi)塊存儲(chǔ)器(BRAM)；具有高速的指令和數(shù)據(jù)緩存(cache)，三級(jí)流水線結(jié)構(gòu)；具有硬件調(diào)試模塊；帶8個(gè)輸入和8個(gè)輸出快速鏈路接口。本發(fā)明還利用多端口存儲(chǔ)器控制器(MPMC)共享一外部存儲(chǔ)器。具體地，該外部存儲(chǔ)器為一片二代雙倍率動(dòng)態(tài)RAM(DDRII)。多端口存儲(chǔ)器控制器 (MPMC)將該二代雙倍率動(dòng)態(tài)RAM(DDRII)在邏輯上分隔成各自獨(dú)立第一端口、第二端口和
第三端口。具體地，再參見圖2，顯示內(nèi)容與特技處理模塊通過第一端口(圖2中為端口 0)與多端口存儲(chǔ)器控制器(MPMC)直接相連。通訊接口模塊通過第二端口(圖2中為端口 1)與多端口存儲(chǔ)器控制器(MPMC)直接相連。顯示輸出模塊通過一 DMA模塊經(jīng)第三端口(圖2 中為端口 2)與多端口存儲(chǔ)器控制器(MPMC)直接相連，成為一個(gè)單獨(dú)的并行模塊，無需其它模塊干預(yù)。上述結(jié)構(gòu)設(shè)計(jì)實(shí)現(xiàn)了共享二代雙倍率動(dòng)態(tài)RAM(DDRII)的技術(shù)目的?；诙p倍率動(dòng)態(tài)RAM(DDRII)的高速率特性，其帶寬完全可以滿足本發(fā)明的技術(shù)需求。更進(jìn)一步地，本發(fā)明在二代雙倍率動(dòng)態(tài)RAM(DDRII)中劃分出一連續(xù)的當(dāng)前幀存儲(chǔ)專用區(qū)域，專門用于存儲(chǔ)當(dāng)前幀。第一 Microblaze軟核每處理完一幀數(shù)據(jù)后，都對(duì)當(dāng)前幀存儲(chǔ)專用區(qū)域(AO)進(jìn)行更新，顯示輸出模塊直接從當(dāng)前幀存儲(chǔ)專用區(qū)域(AO)讀取該數(shù)據(jù)并輸出。這樣即可完成顯示內(nèi)容的更新。當(dāng)?shù)诙?Microblaze軟核接收到新數(shù)據(jù)后，首先將該數(shù)據(jù)保存在一二代雙倍率動(dòng)態(tài)RAM(DDRII)中；然后，第二 Microblaze軟核使用消息郵箱(Mailbox)通知第一 Microblaze軟核，第一 Microblaze軟核根據(jù)通知消息中的地址信息處理該新數(shù)據(jù)。這樣就避免了通訊模塊和顯示內(nèi)容與特技處理模塊之間的大數(shù)據(jù)量交互。本發(fā)明通過上述主體結(jié)構(gòu)設(shè)計(jì)，使控制器內(nèi)部三個(gè)模塊之間完全為并行操作，并且各模塊之間的大數(shù)據(jù)量傳遞都是直接通過地址傳遞來完成，而不存在數(shù)據(jù)通過總線來交互，最大程度上獲得了提高數(shù)據(jù)處理效率的有益效果。以上詳細(xì)描述了本發(fā)明的較佳具體實(shí)施例。應(yīng)當(dāng)理解，本領(lǐng)域的普通技術(shù)無需創(chuàng)造性勞動(dòng)就可以根據(jù)本發(fā)明的構(gòu)思作出諸多修改和變化。因此，凡本技術(shù)領(lǐng)域中技術(shù)人員依本發(fā)明的構(gòu)思在現(xiàn)有技術(shù)的基礎(chǔ)上通過邏輯分析、推理或者有限的實(shí)驗(yàn)可以得到的技術(shù)方案，皆應(yīng)在本發(fā)明的權(quán)利要求保護(hù)范圍內(nèi)。
權(quán)利要求
1.一種基于Microblaze軟核技術(shù)的LED大屏幕異步控制系統(tǒng)，至少包括用于實(shí)現(xiàn)控制系統(tǒng)與外部設(shè)備之間通訊的通訊接口模塊；用于顯示內(nèi)容和顯示特技處理的顯示內(nèi)容與特技處理模塊；用于將顯示內(nèi)容轉(zhuǎn)換成LED大屏幕的接口時(shí)序輸出的顯示輸出模塊；其特征在于所述通訊接口模塊、所述顯示內(nèi)容與特技處理模塊、所述顯示輸出模塊為并行操作。
2.如權(quán)利要求1所述的LED大屏幕異步控制系統(tǒng)，其特征在于所述控制系統(tǒng)還包括第一 Microblaze軟核，所述第一 Microblaze軟核用于所述顯示內(nèi)容與特技處理模塊實(shí)現(xiàn)顯示內(nèi)容和顯示特技的處理；所述控制系統(tǒng)還包括第二 Microblaze軟核，所述第二 Microblaze軟核用于所述通訊接口模塊實(shí)現(xiàn)通訊接口部分的協(xié)議；所述顯示輸出模塊通過一 DMA模塊與一多端口存儲(chǔ)器控制器直接相連。
3.如權(quán)利要求2所述的LED大屏幕異步控制系統(tǒng)，其特征在于利用所述多端口存儲(chǔ)器控制器共享一外部存儲(chǔ)器。
4.如權(quán)利要求3所述的LED大屏幕異步控制系統(tǒng)，其特征在于所述外部存儲(chǔ)器為一片二代雙倍率動(dòng)態(tài)RAM ；采用所述多端口存儲(chǔ)器控制器將該二代雙倍率動(dòng)態(tài)RAM在邏輯上分隔成各自獨(dú)立第一端口、第二端口和第三端口 ；所述顯示內(nèi)容與特技處理模塊通過所述第一端口與所述多端口存儲(chǔ)器控制器直接相連；所述通訊接口模塊通過所述第二端口與所述多端口存儲(chǔ)器控制器直接相連；所述顯示輸出模塊通過所述第三端口與所述多端口存儲(chǔ)器控制器直接相連，以實(shí)現(xiàn)共享所述外部存儲(chǔ)器。
5.如權(quán)利要求3所述的LED大屏幕異步控制系統(tǒng)，其特征在于在所述外部存儲(chǔ)器中劃分出一連續(xù)的當(dāng)前幀存儲(chǔ)專用區(qū)域。
6.如權(quán)利要求5所述的LED大屏幕異步控制系統(tǒng)，其特征在于所述第一Microblaze 軟核每處理完一幀數(shù)據(jù)后，都對(duì)所述當(dāng)前幀存儲(chǔ)專用區(qū)域進(jìn)行更新，所述顯示輸出模塊直接從所述當(dāng)前幀存儲(chǔ)專用區(qū)域讀取該數(shù)據(jù)并輸出。
7.如權(quán)利要求2所述的LED大屏幕異步控制系統(tǒng)，其特征在于當(dāng)所述第二 Microblaze軟核接收到新數(shù)據(jù)后，首先將該數(shù)據(jù)保存在一外部存儲(chǔ)器中；然后，所述第二 Microblaze軟核通知所述第一 Microblaze軟核，所述第一 Microblaze軟核根據(jù)通知消息中的地址信息處理該新數(shù)據(jù)。
8.如權(quán)利要求7所述的LED大屏幕異步控制系統(tǒng)，其特征在于所述第一Microblaze 軟核與所述第二 Microblaze軟核之間使用Mailbox實(shí)現(xiàn)消息傳遞和同步。
9.如權(quán)利要求1所述的LED大屏幕異步控制系統(tǒng)，其特征在于使用內(nèi)部顯示輸出模塊替代外部CPLD/FPGA。
全文摘要
本發(fā)明公開了一種基于Microblaze軟核技術(shù)的LED大屏幕異步控制系統(tǒng)，至少包括用于實(shí)現(xiàn)控制系統(tǒng)與外部設(shè)備之間通訊的通訊接口模塊；用于顯示內(nèi)容和顯示特技處理的顯示內(nèi)容與特技處理模塊；用于將顯示內(nèi)容轉(zhuǎn)換成LED大屏幕的接口時(shí)序輸出的顯示輸出模塊；所述通訊接口模塊、所述顯示內(nèi)容與特技處理模塊、所述顯示輸出模塊為并行操作。本發(fā)明充分利用各個(gè)軟核之間可并行操作的特性，最大程度地提高了數(shù)據(jù)的處理效率，降低了控制系統(tǒng)的成本。
文檔編號(hào)G09G3/32GK102194403SQ201010125460
公開日2011年9月21日 申請(qǐng)日期2010年3月17日 優(yōu)先權(quán)日2010年3月17日
發(fā)明者何立元, 張文忠, 張虎平, 徐愛琴, 李子明, 王有乾, 白國鋒, 石天成, 覃忠利, 高慶偉 申請(qǐng)人:上海仰邦軟件科技有限公司