專利名稱：觸發(fā)器、移位寄存器、顯示驅動電路、顯示裝置、顯示面板的制作方法
技術領域：
本發(fā)明涉及觸發(fā)器和各種顯示驅動器。
背景技術：
用圖75(a)表示液晶顯示裝置的柵極驅動器等所用的現(xiàn)有的觸發(fā)器的結構。如該圖所示，現(xiàn)有的觸發(fā)器(FF) 900，包括五個P溝道晶體管(ρ 100、plOl、ρ102、ρ103、ρ 104) 和五個N溝道晶體管(η100、η101、η102、η103、η104)，具有SB(Set bar 反轉置位)端子、 R(Reset 復位)端子、Q (輸出)端子、QB (反轉輸出)端子和INITB (Initial bar 反轉初始)端子。另外，以下將輸入到SB端子的信號稱為SB (Set bar 反轉置位)信號，將輸入到R端子的信號稱為R(Reset)信號，將輸入到INITB端子的信號稱為INITBanitial bar 反轉初始)信號，將從Q端子輸出的信號稱為Q (輸出)信號，將從QB端子輸出的信號稱為 QB(反轉輸出)信號。另外，設VDD(高電位側電源)的電位為Vdd，設VSS(低電位側電源) 的電位為Vss。在此，plOO的源極與VDD (高電位側電源)連接，plOO的漏極、nlOO的漏極、pl02 的漏極、nl02的漏極、pl04的柵極、nl04的柵極和Q端子連接，nlOO的源極與nlOl的漏極連接，nlOl的源極與VSS(低電位側電源)連接。另外，plOl的源極與VDD連接，plOl的漏極與pl02的源極連接，nl02的源極與nl03的漏極連接，nl03的源極與VSS連接，pl04的源極與VDD連接，pl04的漏極與nl04的漏極連接，nl04的源極與VSS連接。另外，plOl的柵極、nlOO的柵極和R端子連接，plOO的柵極、nlOl的柵極、nl03的柵極和SB端子連接， P103的源極與VDD連接，pl03的柵極與INITB端子連接，pl02的柵極、nl02的柵極、pl03 的漏極和QB端子連接。在FF900中，plOO構成置位(set)電路SC，nlOO構成復位(reset) 電路RC，nlOl構成優(yōu)先決定電路PDC，pl03構成初始化電路IC，plOl和nl03分別構成鎖存解除電路LRC，pl02、nl02、pl04和nl04構成鎖存電路LC。圖75 (b)是表示FF900的動作的時序圖(timing chart)，圖75 (c)是FF900的真值表。SB信號為有效(active) ( = Low)且R信號為無效(=Low)的情況((b)的期間 tl)的FF900的動作如下。當SB信號為有效(=Low)時，plOO (置位電路SC)導通(0N)，Q 端子經(jīng)由PlOO與VDD (高電位側電源)連接而Q信號變?yōu)橛行? = High)。SB端子與nl03 的柵極連接，SB信號為Low的期間由于nl03(鎖存解除電路LRC)斷開(0FF)，所以Q端子不與VSS (低電位側電源)短路。因此，能夠使Q信號穩(wěn)定地保持有效( = High)。由于Q 端子與P104的柵極和nl04的柵極連接，所以Q信號為High的期間，pl04斷開且nl04導通而使QB端子經(jīng)由nl04與VSS (低電位側電源)連接，QB信號為有效(=Low)。由于QB 信號與P102的柵極和nl02的柵極連接，所以QB信號為Low的期間，pl02導通且nl02斷開，另外，由于R信號為Low的期間，plOl (鎖存解除電路LRC)導通，所以Q端子經(jīng)由plOl 和P102與VDD (高電位側電位)連接。像這樣，在期間tl，Q信號為有效( = High)、QB信號為有效(=Low)(參照(c)的A)。
SB信號為無效(=High)且R信號為無效(=Low)的情況((b)的期間t2)的 FF900的動作如下。當SB信號為High且R信號為Low時，nl03導通，pl01、nl03 (鎖存解除電路LRC)均導通，因此通過由pl02、nl02構成的反轉器(inverter)和由pl04、nl04構成的反轉器來構成鎖存電路(鎖存電路LC變?yōu)閷?。此時，向Q端子供給VDD的plOO (置位電路SC)和供給Vss的nlOO (復位電路RC)均斷開，所以不向鎖存電路LC供給電位。通過該鎖存狀態(tài)，保持SB信號變化前的狀態(tài)，在t2也保持tl的狀態(tài)OH言號為High且QB信號為Low)(參照(c)的C)。SB信號為無效(=High)且R信號為有效(=High)的情況((b)的期間t3)的 FF900的動作如下。當R信號為有效(=High)時，nlOO (復位電路RC)導通。由于SB信號為High，所以nl01(優(yōu)先決定電路PDC)導通。由于nlOO、nlOl導通，所以Q端子與VSS 連接。R信號為High時，plOl(鎖存決定電路)斷開而使Q端子不會與VDD短路。因此，能夠使Q信號穩(wěn)定地保持為無效( = Low)。另外，Q信號為Low時，nl04斷開且pl04導通，所以QB端子與VDD連接，QB信號為High。另外，QB信號為High且SB信號為High時，nl02 和nl03 (鎖存解除電路LRC)均導通且pl02斷開，因此Q端子經(jīng)由nl02、nl03與VSS連接。 像這樣，在期間t3，Q信號為無效(=Low)，QB信號為無效(=High)(參照圖75 (c)的D)。SB信號為無效(=High)且R信號為無效(=Low)的情況((b)的期間t4)的 FF900的動作如下。當SB信號為High且R信號為Low時，pl01、nl03 (鎖存解除電路LRC) 均導通，所以鎖存電路LC導通。因此，保持R信號變化前的狀態(tài)，在t4也保持t3的狀態(tài)⑴ 信號為Low且QB信號為High)。由于反轉初始(Initial bar)信號(初始化信號)INITB信號通常為無效(= High)，所以pl03(初始化電路IC)通常斷開。在要初始化觸發(fā)器的情況下，通過使INITB 信號變?yōu)橛行?，能夠強制地決定觸發(fā)器的輸出OH言號)。在FF900中，當使INITB信號為有效( = Low)時，pl03導通而使QB端子與VDD連接，QB信號變?yōu)镠igh。QB信號為High時， nl02導通，另外，SB信號為無效(=High)時，nl03也導通，所以Q端子經(jīng)由nl02、nl03與 VSS連接，Q信號變?yōu)闊o效(=Low)。另夕卜，nlOl (優(yōu)先決定電路)在SB信號和R信號同時為有效的情況下，決定哪個優(yōu)先。在FF900中，在SB信號為有效(=Low)且R信號為有效(=High)的情況下，雖然 PlOO和nlOO導通，但由于nlOl (優(yōu)先決定電路)斷開，所以復位電路RC與VSS電斷開，Q 端子經(jīng)由PlOO與VDD連接。即，以SB信號為優(yōu)先?，F(xiàn)有技術文獻專利文獻專利文獻1 日本公開特許公報“特開2001-135093號公報(
公開日2001年5月 18 日)，，

發(fā)明內(nèi)容
發(fā)明要解決的課題在上述現(xiàn)有的觸發(fā)器中，電路面積大，阻礙了使用該觸發(fā)器的設備(移位寄存器和各種顯示驅動器)的小型化。本發(fā)明的目的在于實現(xiàn)觸發(fā)器、移位寄存器或各種顯示驅動器的小型化。
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用于解決課題的手段本發(fā)明的觸發(fā)器的特征在于，包括由P溝道的第一晶體管和N溝道的第二晶體管的柵極端子彼此連接且漏極端子彼此連接而得的第一 CMOS電路；由P溝道的第三晶體管和 N溝道的第四晶體管的柵極端子彼此連接且漏極端子彼此連接而得的第二 CMOS電路；多個輸入端子；以及第一輸出端子和第二輸出端子，第一 CMOS電路的柵極側、第二 CMOS電路的漏極側和第一輸出端子連接，并且第二 CMOS電路的柵極側、第一 CMOS電路的漏極側和第二輸出端子連接，上述觸發(fā)器具有柵極端子和源極端子分別與不同的輸入端子連接的輸入晶體管。另外，上述輸入晶體管的漏極端子，直接或經(jīng)由中繼晶體管與第一輸出端子連接。在本申請中，將晶體管(P溝道或N溝道)所具有的兩個導通電極中的輸出側稱為漏極端子。根據(jù)上述結構，即使不設置現(xiàn)有技術所需的優(yōu)先決定電路，也能夠在輸入到上述不同的輸入端子的信號各自同時變?yōu)橛行r使某一個優(yōu)先而進行輸出。由此，實現(xiàn)觸發(fā)器的小型化。發(fā)明效果如上所述，能夠實現(xiàn)觸發(fā)器或移位寄存器、各種顯示驅動器的小型化。


圖1是說明實施方式1的觸發(fā)器的電路圖(a)、時序圖(b)和真值表(C)。圖2是說明實施方式1的另一觸發(fā)器的電路圖(a)、時序圖(b)和真值表(C)。圖3是說明實施方式2的觸發(fā)器的電路圖(a)、時序圖(b)和真值表(c)。圖4是說明實施方式2的另一觸發(fā)器的電路圖(a)、時序圖(b)和真值表(c)。圖5是說明實施方式3的觸發(fā)器的電路圖(a)、時序圖(b)和真值表(c)。圖6是說明實施方式3的另一觸發(fā)器的電路圖(a)、時序圖(b)和真值表(c)。圖7是說明實施方式2的又一觸發(fā)器的電路圖(a)、時序圖(b)和真值表(c)。圖8是說明實施方式2的又一觸發(fā)器的電路圖(a)、時序圖(b)和真值表(c)。圖9是說明實施方式3的又一觸發(fā)器的電路圖(a)、時序圖(b)和真值表(c)。圖10是說明實施方式3的又一觸發(fā)器的電路圖(a)、時序圖(b)和真值表(c)。圖11是說明實施方式2的又一觸發(fā)器的電路圖(a)和真值表(b)。圖12是說明實施方式2的又一觸發(fā)器的電路圖(a)和真值表(b)。圖13是說明實施方式3的又一觸發(fā)器的電路圖(a)和真值表(b)。圖14是說明實施方式3的又一觸發(fā)器的電路圖(a)和真值表(b)。圖15是說明實施方式2的又一觸發(fā)器的電路圖(a)和真值表(b)。圖16是說明實施方式2的又一觸發(fā)器的電路圖(a)和真值表(b)。圖17是說明實施方式3的又一觸發(fā)器的電路圖(a)和真值表(b)。圖18是說明實施方式3的又一觸發(fā)器的電路圖(a)和真值表(b)。圖19是說明實施方式1的又一觸發(fā)器的電路圖(a)和真值表(b)。圖20是說明實施方式1的又一觸發(fā)器的電路圖(a)和真值表(b)。圖21是說明實施方式1的又一觸發(fā)器的電路圖(a)和真值表(b)。圖22是說明實施方式2的又一觸發(fā)器的電路圖(a)和真值表(b)。圖23是說明實施方式3的又一觸發(fā)器的電路圖(a)和真值表(b)。
圖M是說明實施方式1的又一觸發(fā)器的電路圖(a)和真值表(b)。圖25是說明實施方式1的又一觸發(fā)器的電路圖(a)和真值表(b)。圖沈是說明實施方式1的又一觸發(fā)器的電路圖(a)和真值表(b)。圖27是說明實施方式1的又一觸發(fā)器的電路圖(a)和真值表(b)。圖觀是表示本發(fā)明裝置的結構的示意圖。圖四是表示圖觀所示的顯示裝置的移位寄存器的各段的電路圖。圖30是表示圖28的顯示裝置的驅動方法的時序圖。圖31是表示本顯示裝置的另一結構的示意圖。圖32是表示本顯示裝置的又一結構的示意圖。圖33是表示圖32所示顯示裝置的移位寄存器的各段的電路圖。圖34是表示圖32的顯示裝置的驅動方法的時序圖。圖35是表示本顯示裝置的又一結構的示意圖。圖36是表示本顯示裝置的又一結構的示意圖。圖37是表示本顯示裝置的又一結構的示意圖。圖38是表示圖37所示顯示裝置的移位寄存器的各段的電路圖。圖39是表示圖37所示顯示裝置的G-CS驅動器的D鎖存電路的電路圖。圖40是表示圖37的顯示裝置的驅動方法的時序圖。圖41是表示圖37的顯示裝置的驅動方法的時序圖。圖42是表示本顯示裝置的又一結構的示意圖。圖43是表示圖42所示顯示裝置的移位寄存器的各級的電路圖。圖44是表示圖42所示顯示裝置的驅動方法的時序圖。圖45是表示圖42所示顯示裝置的驅動方法的時序圖。圖46是表示本顯示裝置的又一結構的示意圖。圖47是表示圖46所示顯示裝置的驅動方法的時序圖。圖48是表示圖46所示顯示裝置的驅動方法的時序圖。圖49是表示圖43的變形例的電路圖。圖50是表示圖40、44的變形例的時序圖。圖51是表示本顯示裝置的又一結構的示意圖。圖52是表示圖51所示顯示裝置的移位寄存器的各級的電路圖。圖53是表示圖51的顯示裝置的驅動方法的時序圖。圖M是表示圖51所示顯示裝置的移位寄存器的NAND電路的電路圖。圖55是表示本顯示裝置的又一結構的示意圖。圖56是表示圖55的顯示裝置的驅動方法的時序圖。圖57是表示圖55的顯示裝置的驅動方法的時序圖。圖58是表示本顯示裝置的又一結構的示意圖。圖59是表示圖58的顯示裝置的驅動方法的時序圖。圖60是表示圖58的顯示裝置的驅動方法的時序圖。圖61是表示本顯示裝置的又一結構的示意圖。圖62是表示圖61所示顯示裝置的移位寄存器的各級的電路圖。
圖63是表示圖61的顯示裝置的驅動方法的時序圖。圖64是表示本顯示裝置的又一結構的示意圖。圖65是表示圖64所示顯示裝置的移位寄存器的各級的電路圖。圖66是表示本顯示裝置的又一結構的示意圖。圖67是表示本顯示裝置的又一結構的示意圖。圖68是表示本顯示裝置的又一結構的示意圖。圖69是表示圖68所示顯示裝置的移位寄存器的各級的電路圖。圖70是說明本顯示裝置所用的另一觸發(fā)器的電路圖(a)、時序圖(b)和真值表
(C)。圖71是說明本顯示裝置所用的又一觸發(fā)器的電路圖(a)和真值表(b)。圖72是說明實施方式3的又一觸發(fā)器的電路圖(a)和真值表(b)。圖73是表示圖40、44的又一變形例的時序圖。圖74是表示圖40、44的又一變形例的時序圖。圖75是表示現(xiàn)有的觸發(fā)器的結構的電路圖。
具體實施例方式基于圖1 圖74對本發(fā)明的實施方式進行說明如下。另外，在下述中，在置位復位(set reset)型觸發(fā)器(以下適宜簡記作FF)的置位用端子(S端子或SB端子)輸入置位用信號(S信號或SB信號)，在復位用端子(R端子或RB端子)輸入復位用信號(R信號或RB信號)，在初始化用端子(INIT端子或INITB端子)輸入初始化用信號(INIT信號或 INITB信號)；從輸出端子⑴端子)輸出Q信號，從反轉輸出端子(QB端子)輸出QB信號。 另外，設高電位側電源(VDD)的電位為Vdd (以下適宜記作High)，設低電位側電源(VSS)的電位為Vss (以下適宜記作Low)。S信號(置位信號)、R信號(復位信號)、INIT信號(初始化信號)和Q信號(輸出信號)是有效時為High的信號，SB信號(Set bar信號反轉置位信號)、RB信號(Reset bar信號反轉復位信號)、INITB信號(Initial bar信號反轉初始信號)和QB信號(反轉輸出信號)是有效時為Low的信號。[觸發(fā)器的方式1]圖1(a)是表示實施方式1的觸發(fā)器的結構的電路圖。如該圖所示，F(xiàn)FlOl具有 構成CMOS電路的P溝道晶體管pi和N溝道晶體管nl ；構成CMOS電路的P溝道晶體管p2 和N溝道晶體管n2 ；SB端子；RB端子；Q端子、QB端子；和INIT端子。pi的柵極、nl的柵極、P2的漏極、n2的漏極和Q端子連接，并且pi的漏極、nl的漏極、p2的柵極、n2的柵極和QB端子連接，pi的源極與SB端子連接，ρ2的源極與RB端子連接，nl的源極與INIT端子連接，n2的源極與VSS (低電位側電源)連接。在此，pl、nl、p2和π2構成鎖存電路LC。圖1(b)是表示FFlOl的動作的時序圖(ΙΝΙΤ信號為無效的情況)，圖1(c)是 FFlOl的真值表(ΙΝΙΤ信號為無效的情況)。SB信號為有效(=Low)且RB信號為無效(=High)的情況(期間tl)的FF101 的動作如下。當SB信號為有效( = Low)時，由于以前在Q信號為Low且QB信號為High 的情況下Pl導通，所以QB端子的電位降低至Vss+Vth(閾值電壓)。當QB端子的電位接近Vss時，p2導通而π2斷開(在π2的閾值為Vth以上的情況下η2完全斷開)，此時RB信號為無效(=High = Vdd)，因此Q信號為High。由于Q端子與pi的柵極和nl的柵極連接，因此當Q信號為High時，pi斷開且nl導通。當nl導通時，INIT信號在初始化時以外的時間為Low(Vss)，因此QB信號也為Low(Vss)。另外，當QB信號為Low時，p2導通且n2 斷開，因此Q端子從VSS離開，輸出RB信號(High = Vdd)。像這樣，QB信號，雖然想要瞬間地移至Vss+Vth，但因Q信號通過鎖存電路LC反饋而穩(wěn)定在Low (Vss)。另外，在SB信號從 High移至Low時，在pi的漏極沒有連接導通狀態(tài)的晶體管，因此不需要鎖存解除電路。SB信號為無效(=High)且RB信號為無效(=High)的情況下(期間t2)的 FFlOl的動作如下。當SB信號為High且RB信號為High時，INIT信號在初始化時以外的時間為L0w(Vss)，因此鎖存電路LC導通。因此，保持SB信號變化前的狀態(tài)，在t2也保持 tl的狀態(tài)⑴信號為High且QB信號為Low)。SB信號為無效( = High)且RB信號為有效( = Low)的情況(期間t3)下的FFlOl 的動作如下。當RB信號為有效( = Low)時，由于以前在Q信號為High且QB信號為Low 的情況下p2導通，所以Q端子的電位降低至Vss+Vth(閾值電壓)。當Q端子的電位接近 Vss時，pi導通而nl斷開(在nl的閾值為Vth以上的情況下nl完全斷開)，此時SB信號為無效(=High = Vdd)，因此QB信號為High。由于QB端子與p2的柵極和n2的柵極連接，因此當QB信號為High時，p2斷開且π2導通。當π2導通時，Q端子與VSS連接，Q信號為L0w(Vss)。另外，當Q信號為Low時，pi導通且nl斷開，因此QB端子從INIT離開，輸出 SB信號(High = Vdd)。像這樣，Q信號，雖然想要瞬間地移至Vss+Vth，但因QB信號被鎖存電路LC反饋而穩(wěn)定在Low (Vss)。另外，在RB信號從High移至Low時，在p2的漏極沒有連接導通狀態(tài)的晶體管，因此不需要鎖存解除電路。SB信號為無效(=High)且RB信號為無效(=High)的情況(期間t4)的FFlOl 的動作如下。當SB信號為High且RB信號為High時，INIT信號在初始化時以外的時間為 Low(Vss)，因此鎖存電路LC導通。因此，保持RB信號變化前的狀態(tài)，在t4也保持t3的狀態(tài)⑴信號為Low且QB信號為High)。INIT信號為有效(=High)時(初始化時)的FFlOl的動作如下。首先，在INIT 信號為有效以前Q信號為Low且QB信號為High的情況下，nl斷開，因此即使INIT信號為 High也不會影響觸發(fā)器的輸出⑴信號為Low，QB信號為High)。在INIT信號為有效以前 Q信號為High且QB信號為Low的情況下，nl導通，因此QB端子的電位上升至Vdd-Vth (閾值電壓)。當QB端子的電位接近Vdd時，n2導通而ρ2斷開(在ρ2的閾值為Vth以上的情況下Ρ2為完全斷開)，Q端子與VSS連接，Q信號為Low( = Vss)。由于Q端子與pi的柵極和nl的柵極連接，因此當Q信號為Low時，nl為切斷且pi導通。當pi導通時，由于此時SB信號為無效(=High = Vdd)，所以QB信號也為High。另夕卜，當QB信號為High時， n2導通且p2斷開，因此Q端子從RB端子離開，輸出Low(Vss)。像這樣，QB信號，雖然想要瞬間地移至Vdd-Vth，但因Q信號被鎖存電路LC反饋而穩(wěn)定在High(Vdd)。由于能夠用以上的方法初始化，所以不需要初始化電路。另外，在SB信號和RB信號均為有效(=Low)的情況下，Q端子和QB端子均為 Vss+Vth，而使pl、p2、nl和n2導通，變?yōu)楦≈脿顟B(tài)(floating)。因此，輸出⑴信號*QB信號)變?yōu)椴欢?。像這樣，在FFlOl中，由pl、nl、p2和n2(兩個CMOS)構成鎖存電路，并且將pi的源極與SB端子連接，將p2的源極與RB端子連接，且將nl的源極與INIT端子連接，由此以去掉現(xiàn)有技術(參照圖70)所需的置位電路、復位電路、鎖存解除電路和初始化電路的方式，實現(xiàn)置位、鎖存、復位和初始化。另外，也可以在圖1(a)中將nl的源極與VSS連接，采用如圖21(a)的FF105的結構。FF105的真值表如圖21(b)所示。圖2(a)是表示圖1(a)的一個變形例的FF102的結構的電路圖。如圖2(a)所示， FF102具有構成CMOS電路的P溝道晶體管p3和N溝道晶體管n3 ；構成CMOS電路的P溝道晶體管P4和N溝道晶體管n4 ；S端子；R端子；Q端子、QB端子；和INITB端子。ρ3的柵極、η3的柵極、ρ4的漏極、η4的漏極和Q端子連接，ρ3的漏極、η3的漏極、ρ4的柵極、η4的柵極和QB端子連接，η4的源極與S端子連接，η3的源極與R端子連接，ρ4的源極與INITB 連接，Ρ3的源極與VDD (高電位側電源)連接。在此，ρ3、η3、ρ4和n4構成鎖存電路LC。圖2(b)是表示FF102的動作的時序圖(ΙΝΙΤΒ信號為無效的情況)，圖2 (c)是 FF102的真值表(INITB信號為無效的情況)。如圖2(b)、圖2(c)所示，F(xiàn)F102的Q信號， 在S信號為Low(無效)且R信號為Low(無效)的期間為保持狀態(tài)，在S信號為Low(無效)且R信號為High (有效)的期間為Low (無效)，在S信號為High (有效)且R信號為 Low(無效)的期間為High (有效)，在S信號為High (有效)且R信號為High (有效)的期間為不定狀態(tài)。圖19(a)是表示實施方式1的觸發(fā)器的另一結構的電路圖。如該圖所示，F(xiàn)F103具有構成CMOS電路的P溝道晶體管Pl和N溝道晶體管m ；構成CMOS電路的P溝道晶體管 P2和N溝道晶體管N2 ；SB端子；R端子；INITB端子；和Q端子、QB端子，Pl的柵極、附的柵極、P2的漏極、N2的漏極和Q端子連接，并且Pl的漏極、m的漏極、P2的柵極和N2的柵極連接，SB端子與Pl的源極連接，R端子與m的源極連接，INITB端子與P2的源極連接， N2的源極與VSS連接。在此，Pl、m、P2和N2構成鎖存電路LC。圖19(b)是表示FF103的動作的真值表(INITB信號為無效的情況)。如圖19(b) 所示，F(xiàn)F103的Q信號，在SB信號為High(無效)且R信號為High(有效)的期間為Low(無效)，在SB信號為High (無效)且R信號為Low (無效)的期間為保持狀態(tài)，在SB信號為 Low (有效)且R信號為High (有效)的期間為不定，在SB信號為Low (有效)且R信號為 Low (無效)的期間為High (有效)。圖20(a)是表示作為圖19(a)的一個變形例的FF104的結構的電路圖。如該圖所示，F(xiàn)F104具有構成CMOS電路的P溝道晶體管P3和N溝道晶體管N3 ；構成CMOS電路的 P溝道晶體管P4和N溝道晶體管N4 ；S端子；RB端子；INIT端子；和Q端子、QB端子，P3的柵極、N3的柵極、P4的漏極、N4的漏極和Q端子連接，并且P3的漏極、N3的漏極、P4的柵極和N4的柵極連接，S端子與N4的源極連接，RB端子與P4的源極連接，INIT端子與N3的源極連接，P3的源極與VDD連接。在此，P3、N3、P4和N4構成鎖存電路LC。圖20(b)是表示FF104的動作的真值表(INITB信號為無效的情況)，如圖20 (b)所示，F(xiàn)F104的Q信號，在S信號為High (有效)且RB信號為High (無效)的期間為High (無效)，在S信號為High (有效)且RB信號為Low (有效)的期間為不定，在S信號為Low (無效)且RB信號為High(無效)的期間為保持狀態(tài)，在S信號為Low(無效)且RB信號為 Low (有效)的期間為Low (無效)。
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[觸發(fā)器的方式2]圖3(a)是表示實施方式2的觸發(fā)器的結構的電路圖。如該圖所示，F(xiàn)F201具有 構成CMOS電路的P溝道晶體管p6和N溝道晶體管π5 ；構成CMOS電路的P溝道晶體管p8 和N溝道晶體管π7 ；P溝道晶體管ρ5、ρ7 ；N溝道晶體管η6、η8 ；SB端子；RB端子；INITB端子；和Q端子、QB端子，ρ6的柵極、η5的柵極、ρ7的漏極、ρ8的漏極、η7的漏極和QB端子連接，并且Ρ6的漏極、η5的漏極、ρ5的漏極、ρ8的柵極、η7的柵極和Q端子連接，η5的源極與η6的漏極連接，η7的源極與η8的漏極連接，SB端子與ρ5的柵極和η6的柵極連接，RB 端子與Ρ5的源極、ρ7的柵極和π8的柵極連接，INITB端子與ρ6的源極連接，ρ7和ρ8的源極與VDD連接，η6和η8的源極與VSS連接。在此，ρ6、η5、ρ8和η7構成鎖存電路LC，ρ5作為置位晶體管ST起作用，ρ7作為復位晶體管RT起作用，n6和π8分別作為鎖存解除晶體管 (釋放晶體管，release transistor) LRT起作用。圖3(b)是表示FF201的動作的時序圖(INITB信號為無效的情況)，圖3 (c)是 FF201的真值表(INITB信號為無效的情況)。如圖3(b)、圖3(c)所示，F(xiàn)F201的Q信號，在 SB信號為Low (有效)且RB信號為Low (有效)的期間為Low (無效)，在SB信號為Low (有效)且RB信號為High (無效)的期間為High (有效)，在SB信號為High (無效)且RB信號為Low(有效)的期間為Low(無效)，在SB信號為High(無效)且RB信號為High(無效)的期間保持狀態(tài)。例如，在圖3(b)的tl，RB端子的Vdd輸出到Q端子，π7導通，Vss(L0w)輸出到QB 端子。在t2，SB信號為High，p5斷開(OFF)，n6導通(ON)，所以維持tl的狀態(tài)。在t3，由于RB信號為Low，所以p7導通，Vdd(High)輸出到QB端子，進而，n5導通，Vss輸出到Q端子。另外，在SB信號和RB信號均為Low(有效)的情況下，p7導通，Vdd(High)輸出到QB 端子，經(jīng)由P5輸出Vss+Vth(p5的閾值電壓)到Q端子。進而，在INITB信號為有效的期間，當SB信號和RB信號均為無效時，F(xiàn)F201的Q信號和QB信號均為無效。例如，在INITB信號為Low(有效)的期間，在從SB信號和RB信號均為Low(有效)的狀態(tài)(狀態(tài)A)，變?yōu)镾B信號和RB信號均為High (無效)狀態(tài)(狀態(tài)X)的情況下， 在狀態(tài)A，p7導通且p6斷開，Vdd(High)輸出到QB端子，Vss輸出到Q端子，但在狀態(tài)X下 P6保持斷開，因此Q端子和QB端子的輸出不從狀態(tài)A變化。另外，在INITB信號為Low (有效)的期間，在從SB信號為High(無效)且RB信號為Low(有效)的狀態(tài)(狀態(tài)B)，變?yōu)镾B信號和RB信號均為High (無效)狀態(tài)(狀態(tài)X)的情況下，在狀態(tài)B，p7和n5導通， Vdd(High)輸出到QB端子，Vss (Low)輸出到Q端子，但在狀態(tài)X下p6保持斷開，因此Q端子和QB端子的輸出不從狀態(tài)B變化。而且，在INITB信號為Low(有效)的期間，在從SB 信號為Low (有效)且RB信號為High (無效)的狀態(tài)(狀態(tài)C)，變?yōu)镾B信號和RB信號均為High (無效)的狀態(tài)(狀態(tài)X)的情況下，在狀態(tài)C，Q端子和QB端子的輸出變得不定，但在狀態(tài)X，在即將向狀態(tài)X變化前P6導通的情況下，Q端子瞬間地變?yōu)閂ss+Vth (p6的閾值電壓)，因此p8導通，Vdd(High)輸出到QB端子。另外，由于連接有QB端子的n5導通，所以Q端子變?yōu)閂ss (Low)。在即將向狀態(tài)X變化前p6斷開的情況下，構成鎖存電路LC的p6 斷開，因此構成反轉器的一個晶體管n5變?yōu)閷?。因此，Vss (Low)輸出到Q端子，柵極與Q 端子連接的P8導通，因此Vdd(High)輸出到QB端子。即，不論狀態(tài)C是哪種不定狀態(tài)，在狀態(tài)X，Q端子為Vss (Low)，QB端子為Vdd (High)。像這樣，在FF201中，由p6、n5、p8和n7(兩個CMOS)構成鎖存電路，并且將RB端子與作為復位晶體管RT起作用的p7的柵極和作為置位晶體管ST起作用的p5的源極連接，且將P6的源極與INITB端子連接，由此以去掉現(xiàn)有技術(參照圖70)所需的優(yōu)先決定電路和初始化電路的方式，實現(xiàn)置位、鎖存、復位、SB信號和RB信號同時為有效時的優(yōu)先決定和初始化的各動作。如上所述，在FF201中，當SB信號和RB信號同時為有效時以RB信號(復位)為優(yōu)先，輸出QB變?yōu)闊o效。另外，圖3(a)中也可以將p6的源極與VDD連接，采用如圖22(a)的FF209所示的結構。FF209的真值表如圖22(b)所示。圖4(a)是表示圖3(a)的一個變形例的FF202的結構的電路圖。如該圖所示， FF202具有構成CMOS電路的P溝道晶體管plO和N溝道晶體管nlO ；構成CMOS電路的P 溝道晶體管pl2和N溝道晶體管nl2 ；P溝道晶體管p9、pll ；N溝道晶體管n9、nl2 ；S端子； R端子；INIT端子；和Q端子、QB端子，plO的柵極、nlO的柵極、pl2的漏極、nl2的漏極、 n9的漏極和QB端子連接，并且plO的漏極、nlO的漏極、nlO的漏極、pl2的柵極、nl2的柵極、nil的漏極和Q端子連接，plO的源極與p9的漏極連接，pl2的源極與pll的漏極連接， S端子與π9的柵極和pll的柵極連接，R端子與π9的源極、ρ9的柵極和nil的柵極連接， INIT端子與nl2的源極連接，p9和pll的源極與VDD連接，nlO和nil的源極與VSS連接。 在此，pl0.nl0.pl2和nl2構成鎖存電路LC，n9作為置位晶體管ST起作用，nil作為復位晶體管RT起作用，p9和pll分別作為鎖存解除晶體管LRT起作用。圖4(b)是表示FF202的動作的時序圖(INIT信號為無效的情況)，圖4(c)是 FF202的真值表(INIT信號為無效的情況)。如圖4 (b)、圖4 (c)所示，F(xiàn)F202的Q信號，在S 信號為Low (無效)且R信號為Low (無效)的期間為保持狀態(tài)，在S信號為Low (無效)且 R信號為High (有效)的期間為Low (無效)，在S信號為High (有效)且R信號為Low (無效)的期間為High(有效)，在S信號為High(有效)且R信號為High(有效)的期間為 Low (無效)ο進而，在INIT信號為有效的期間，當S信號和R信號均為無效時，F(xiàn)F202的Q信號和QB信號均為無效。圖7(a)是表示實施方式2的觸發(fā)器的其他結構的電路圖。如該圖所示，F(xiàn)F203具有構成CMOS電路的P溝道晶體管p22和N溝道晶體管π21 ；構成CMOS電路的P溝道晶體管p23和N溝道晶體管π22 ；P溝道晶體管p21 ；SB端子；RB端子；INIT端子；和Q端子、QB 端子；p22的柵極、n21的柵極、ρ23的漏極、η22的漏極、p21的漏極和Q端子連接，并且p22 的漏極、n21的漏極、ρ23的柵極、η22的柵極和QB端子連接，SB端子與p21的柵極連接，RB 端子與p21的源極和p23的源極連接，INIT端子與n21的源極連接，η22的源極與VSS連接。在此，p22、n21、ρ23和η22構成鎖存電路LC，p21作為置位晶體管ST起作用。圖7(b)是表示FF203的動作的時序圖(INIT信號為無效的情況)，圖7 (c)是 FF203的真值表(INIT信號為無效的情況)。如圖7(b)、圖7(c)所示，F(xiàn)F203的Q信號，在 SB信號為Low (有效)且RB信號為Low (有效)的期間為Low (無效)，在SB信號為Low (有效)且RB信號為High (無效)的期間為High (有效)，在SB信號為High (無效)且RB信號為Low(有效)的期間為Low(無效)，在SB信號為High (無效)且RB信號為High (無效)的期間變?yōu)楸３譅顟B(tài)。例如，在圖7(b)的tl，RB端子的Vdd(High)輸出到Q端子，n21導通，Vss (Low)輸出到QB端子。在t2，SB信號為High，p21斷開，因此維持tl的狀態(tài)。在t3，由于RB信號為 Low，因此Vss+Vth(p23的閾值電壓)經(jīng)由p23暫時輸出到Q端子，由此p22導通，Vdd(High) 輸出到QB端子。進而，由于QB端子為Vdd，因此π22導通，Vss輸出到Q端子。另外，在SB 信號和RB信號均為Low (有效)的情況下，Vss+Vth經(jīng)由p21暫時輸出到Q端子，由此，p22 導通，Vdd(High)輸出到QB端子。進而，由于QB端子為Vdd，因此π22導通，Vss輸出到Q 端子。像這樣，在？ 203中，由？22、1121、？23和1122(兩個01 )幻構成鎖存電路，并且將RB 端子與作為復位晶體管ST起作用的Ρ21的源極和p23的源極連接，且將n21的源極與INIT 端子連接，由此以去掉現(xiàn)有技術(參照圖70)所需的復位電路、鎖存解除電路、優(yōu)先決定電路和初始化電路的方式，實現(xiàn)置位、鎖存、復位、SB信號和RB信號同時為有效時的優(yōu)先決定和初始化的各動作。如上所述，在FF203中，當SB信號和RB信號同時為有效時以RB信號 (復位)為優(yōu)先，輸出Q、QB變?yōu)闊o效。圖8(a)是表示圖7(a)的一個變形例的FF204的結構的電路圖。如該圖所示， FF204具有構成CMOS電路的P溝道晶體管pM和N溝道晶體管n24 ；構成CMOS電路的P 溝道晶體管P25和N溝道晶體管π25 ；N溝道晶體管η23 ；S端子；R端子；INITB端子；和Q 端子、QB端子，ρ24的柵極、η24的柵極、ρ25的漏極、η25的漏極、η23的漏極和QB端子連接，并且ρ24的漏極、Μ4的漏極、ρ25的柵極、η25的柵極和Q端子連接，S端子與η23的柵極連接，R端子與η23的源極和η25的源極連接，INITB端子與ρ24的源極連接，ρ25的源極與VDD連接，η24的源極與VSS連接。在此，ρ24、η24、ρ25和η25構成鎖存電路LC，η23作為置位晶體管ST起作用。圖8(b)是表示FF204的動作的時序圖(ΙΝΙΤΒ信號為無效的情況)，圖8 (c)是 FF204的真值表(INITB信號為無效的情況)。如圖8(b)、圖8(c)所示，F(xiàn)F204的Q信號， 在S信號為Low(無效)且R信號為Low(無效)的期間為保持狀態(tài)，在S信號為Low(無效)且R信號為High (有效)的期間為Low (無效)，在S信號為High (有效)且R信號為 Low(無效)的期間為High (有效)，在S信號為High (有效)且R信號為High (有效)的期間為Low (無效)。圖11(a)是表示實施方式2的觸發(fā)器的又一結構的電路圖。如該圖所示，F(xiàn)F205具有構成CMOS電路的P溝道晶體管p32和N溝道晶體管π31 ；構成CMOS電路的P溝道晶體管p34和N溝道晶體管π32 ；P溝道晶體管ρ31、ρ33 ；SB端子；RB端子；INITB端子；和Q端子、QB端子，p32的柵極、n31的柵極、p34的漏極、n32的漏極、p33的漏極和QB端子連接， 并且P32的漏極、n31的漏極、ρ34的柵極、η32的柵極、p31的漏極和Q端子連接，SB端子與 P31的柵極連接，RB端子與p31的源極和p33的柵極連接，INITB端子與p32的源極連接， p33和p34的源極與VDD連接，n31和n32的源極與VSS連接。在此，p32、n31、p34和n32 構成鎖存電路LC，p31作為置位晶體管ST起作用，p33作為復位晶體管RT起作用。圖11(b)是FF205的真值表(INIT信號為無效的情況)。如圖11(b)所示，F(xiàn)F205 的Q信號，在SB信號為Low (有效)且RB信號為Low (有效)的期間為Low (無效)，在SB信號為Low (有效)且RB信號為High (無效)的期間為High (有效)，在SB信號為High (無效)且RB信號為Low (有效)的期間為Low (無效)，在SB信號為High (無效)且RB信號為High (無效)的期間為保持狀態(tài)。圖12(a)是表示圖11(a)的一個變形例的FF206的結構的電路圖。如該圖所示， FF206具有構成CMOS電路的P溝道晶體管p35和N溝道晶體管n34 ；構成CMOS電路的P 溝道晶體管P36和N溝道晶體管π36 ；N溝道晶體管η33、η35 ；S端子；R端子；INITB端子； 和Q端子、QB端子，ρ35的柵極、π34的柵極、ρ36的漏極、η36的漏極、η33的漏極和QB端子連接，并且Ρ35的漏極、η34的漏極、ρ36的柵極、η36的柵極、η35的漏極和Q端子連接，S 端子與η33的柵極連接，R端子與η33的源極和η35的柵極連接，INITB端子與ρ35的源極連接，Ρ36的源極與VDD連接，η35的源極與VSS連接。在此，ρ35、η34、ρ36和η36構成鎖存電路LC，η33作為置位晶體管ST起作用，η35作為復位晶體管RT起作用。圖12(b)是FF206的真值表(ΙΝΙΤΒ信號為無效的情況)。如圖12(b)、圖12(c)所示，F(xiàn)F206的Q信號，在S信號為Low (無效)且R信號為Low (無效)的期間為保持狀態(tài)，在 S信號為Low (無效)且R信號為High (有效)的期間為Low (無效)，在S信號為High (有效)且R信號為Low (無效)的期間為High (有效)，在S信號為High (有效)且R信號為 High (有效)的期間為Low (無效)。圖15(a)是表示實施方式2的觸發(fā)器的又一結構的電路圖。如該圖所示，F(xiàn)F207具有構成CMOS電路的P溝道晶體管p44和N溝道晶體管n43 ；構成CMOS電路的P溝道晶體管p45和N溝道晶體管n44 ；P溝道晶體管ρ43 ；N溝道晶體管η45 ；SB端子；RB端子；INIT 端子；和Q端子、QB端子，ρ44的柵極、η43的柵極、ρ45的漏極、η44的漏極、ρ43的漏極和 Q端子連接，并且Ρ44的漏極、η43的漏極、ρ45的柵極、η44的柵極和QB端子連接，η44的源極與η45的漏極連接，SB端子與ρ43的柵極和η45的柵極連接，RB端子與ρ43的源極和 Ρ45的源極連接，INIT端子與π43的源極連接，ρ44的源極與VDD連接，η45的源極與VSS連接。在此，p44.n43.p45和η44構成鎖存電路LC，ρ43作為置位晶體管ST起作用，η45作為鎖存解除晶體管LRT起作用。圖15(b)是FF207的真值表(ΙΝΙΤ信號為無效的情況)。如圖15(b)所示，F(xiàn)F207 的Q信號，在SB信號為Low (有效)且RB信號為Low (有效)的期間為Low (無效)，在SB信號為Low (有效)且RB信號為High (無效)的期間為High (有效)，在SB信號為High (無效)且RB信號為Low (有效)的期間為Low (無效)，在SB信號為High (無效)且RB信號為High (無效)的期間為保持狀態(tài)。圖16(a)是表示圖15(a)的一個變形例的FF208的結構的電路圖。如該圖所示， FF208具有構成CMOS電路的P溝道晶體管p46和N溝道晶體管n47 ；構成CMOS電路的P 溝道晶體管P48和N溝道晶體管n48 ；N溝道晶體管η46 ；P溝道晶體管ρ47 ；S端子 ’R端子； INITB端子；和Q端子、QB端子，ρ46的柵極、η47的柵極、ρ48的漏極、η48的漏極、η46的漏極和QB端子連接，并且ρ46的漏極、η47的漏極、ρ48的柵極、η48的柵極和Q端子連接，ρ47 的漏極與Ρ48的源極連接，S端子與η46的柵極和ρ47的柵極連接，R端子與η46的源極和 η48的源極連接，INITB端子與ρ46的源極連接，ρ47的源極與VDD連接，η47的源極與VSS 連接。在此，p46.n47.p48和η48構成鎖存電路LC，η46作為置位晶體管ST起作用，ρ47作為鎖存解除晶體管LRT起作用。圖16(b)是FF208的真值表(ΙΝΙΤΒ信號為無效的情況)。如圖16(b)所示，F(xiàn)F208
17的Q信號，在S信號為Low(無效)且R信號為Low(無效)的期間為保持狀態(tài)，在S信號為 Low (無效)且R信號為High (有效)的期間為Low (無效)，在S信號為High (有效)且R 信號為Low (無效)的期間為High (有效)，在S信號為High (有效)且R信號為High (有效)的期間為Low(無效)。圖25(a)是表示FF210的電路圖。如該圖所示，F(xiàn)F210具有構成CMOS電路的P 溝道晶體管P84和N溝道晶體管π84 ；構成CMOS電路的P溝道晶體管p85和N溝道晶體管 n85 ；P溝道晶體管p81、p82、p83 ；N溝道晶體管n82、n83 ；SB端子；R端子；INIT端子；和Q 端子、QB端子，p84的柵極、n84的柵極、ρ85的漏極、η85的漏極和QB端子連接，并且ρ84的漏極、η84的漏極、p81的漏極、n82的漏極、ρ85的柵極、η85的柵極和Q端子連接，η84的源極與η83的漏極連接，ρ84的源極與ρ83的漏極連接，p81的源極與p82的漏極連接，SB端子與P81的柵極和n83的柵極連接，R端子與n82的柵極、ρ82的柵極和ρ83的柵極連接， INIT端子與π85的源極連接，ρ82、ρ83和ρ85的源極與VDD連接，η82和η83的源極與VSS 連接。在此，p84.n84.p85和η85構成鎖存電路LC，p81作為置位晶體管ST起作用，n82作為復位晶體管RT起作用，p83和n83分別作為鎖存解除晶體管LRT起作用，p82作為優(yōu)先決定晶體管PDT起作用。圖25(b)是FF210的真值表(INIT信號為無效的情況)。如圖25(b)所示，F(xiàn)F210 的Q信號，在SB信號為High (無效)且R信號為High (有效)的期間為Low (無效)，在SB 信號為High (無效)且R信號為Low (無效)的期間為保持狀態(tài)，在SB信號為Low (有效)且 R信號為High (有效)的期間為Low (無效)，在SB信號為Low (有效)且R信號為Low (無效)的期間為High (有效)。另外，在圖25(a)中，也可以采用將p85的源極與INITB端子連接，并且將n85的源極與VSS連接，如圖27(a)的FF211所示的結構。FF211的真值表如圖27(b)所示。[觸發(fā)器的方式3]圖5(a)是表示實施方式3的觸發(fā)器的結構的電路圖。如該圖所示，F(xiàn)F301具有 構成CMOS電路的P溝道晶體管pl4和N溝道晶體管nl3 ；構成CMOS電路的P溝道晶體管 pl6和N溝道晶體管nl5 ；P溝道晶體管pl3、pl5 ；N溝道晶體管nl4、nl6 ；SB端子；RB端子； INITB端子；和Q端子、QB端子，pl4的柵極、nl3的柵極、pl6的漏極、pl5的漏極、pl5的漏極和Q端子連接，并且P14的漏極、nl3的漏極、pl6的柵極、nl5的柵極、pl3的漏極和QB端子連接，nl3的源極與nl4的漏極連接，nl5的源極與nl6的漏極連接，SB端子與pl3的源極、P15的柵極和nl6的柵極連接，RB端子與pl3的柵極和nl4的柵極連接，INITB端子與 P16的源極連接，pl4和pl5的源極與VDD連接，nl4和nl6的源極與VSS連接。在此，pl4、 nl3、pl6和nl5構成鎖存電路LC，pl5作為置位晶體管ST起作用，pl3作為復位晶體管RT 起作用，nl4和nl6分別作為鎖存解除晶體管LRT起作用。圖5(b)是表示FF301的動作的時序圖(INITB信號為無效的情況)，圖5 (c)是 FF301的真值表(INITB信號為無效的情況)。如圖5(b)、圖5(c)所示，F(xiàn)F301的Q信號，在 SB信號為Low (有效)且RB信號為Low (有效)的期間為High (有效)，在SB信號為Low (有效)且RB信號為High (無效)的期間為High (有效)，在SB信號為High (無效)且RB信號為Low(有效)的期間為Low(無效)，在SB信號為High (無效)且RB信號為High (無效)的期間為保持狀態(tài)。
例如，在圖5(b)的tl，pl5導通，Vdd(High)輸出到Q端子，由此，nl3導通， Vss (Low)輸出到QB端子。在t2，SB信號為High，pl5斷開，nl4和nl6導通，因此維持tl 的狀態(tài)。在t3，由于RB信號為Low，所以SB端子的Vdd(High)輸出到QB端子，由此，nl5 導通，Vss(L0w)輸出到Q端子。另外，在SB信號和RB信號均為Low(有效)的情況下，pl5 導通，Vdd(High)輸出到Q端子，Vss+Vth(pl3的閾值電壓)經(jīng)由pl3輸出到QB端子。進而，在INITB信號為有效的期間，當SB信號和RB信號均為無效時，F(xiàn)F301的Q信號和QB信號均為無效。例如，在INITB信號為Low(有效)的期間，在從SB信號為Low(有效)且RB信號為Low (有效)的狀態(tài)(狀態(tài)A)，變?yōu)镾B信號和RB信號均為High (無效)狀態(tài)(狀態(tài)X) 的情況下，在狀態(tài)A，Q端子和QB端子的輸出變?yōu)椴欢ǎ跔顟B(tài)X，在即將向狀態(tài)X變化前口16導通的情況下，0端子瞬間地變?yōu)椋+￥讓(？16的閾值電壓)，因此？14導通八(1(1(見811) 輸出到QB端子。另外，連接有QB端子的nl5導通，因此Q端子變?yōu)閂ss (Low)。在即將向狀態(tài)X變化前P16斷開的情況下，構成鎖存電路LC的pl6斷開，所以構成反轉器的一個晶體管nl5變?yōu)閷?。因此，Vss(Low)輸出到Q端子，柵極與Q端子連接的pl4導通，因此 Vdd(High)輸出到QB端子。即，不論狀態(tài)A是哪種不定狀態(tài)，在狀態(tài)X，Q端子為Vss (Low)， QB端子為Vdd(High)。另外，在INITB信號為Low(有效)的期間，在從SB信號為Low(有效)且RB信號為H (無效)的狀態(tài)(狀態(tài)B)，變?yōu)镾B信號和RB信號均為High (無效)的狀態(tài)(狀態(tài)X)的情況下，在狀態(tài)B，Q端子和QB端子的輸出變?yōu)椴欢ǎ跔顟B(tài)X，在即將向狀態(tài)X變化前P16導通的情況下，Q端子瞬間地變?yōu)閂ss+Vth(pl6的閾值電壓)，因此 P14導通，Vdd(High)輸出到QB端子。另外，由于連接有QB端子的nl5導通，所以Q端子為 Vss (Low)。在即將向狀態(tài)X變化前pl6導通的情況下，構成鎖存電路LC的pl6斷開，因此構成反轉器的一個晶體管nl5變?yōu)閷āＲ虼?，Vss(Low)輸出到Q端子，柵極與Q端子連接的P14導通，所以Vdd(High)輸出到QB端子。Vdd(High)輸出到QB端子。S卩，不論狀態(tài) B是哪種不定狀態(tài)，在狀態(tài)X，Q端子為Vss (Low)，QB端子為Vdd (High)。像這樣，在FF301中，由pl4、nl3、pl6和nl5(兩個CMOS)構成鎖存電路，并且將 SB端子與作為置位晶體管ST起作用的pl5的柵極和作為復位晶體管RT起作用的pl3的源極連接，且將P16的源極與INITB端子連接，由此以去掉現(xiàn)有技術(參照圖70)所需的優(yōu)先決定電路和初始化電路的方式，實現(xiàn)置位、鎖存、復位、SB信號和RB信號同時為有效時的優(yōu)先決定和初始化的各動作。如上所述，在FF301中，當SB信號和RB信號同時為有效時以 SB信號(置位)為優(yōu)先，輸出Q變?yōu)橛行?。另夕卜，圖5(a)中也可以將pl6的源極與VDD連接，采用如圖23(a)的FF309所示的結構。FF309的真值表如圖23(b)所示。圖6(a)是表示圖5(a)的一個變形例的FF302的結構的電路圖。如該圖所示， FF302具有構成CMOS電路的P溝道晶體管pl8和N溝道晶體管nl8 ；構成CMOS電路的P 溝道晶體管P20和N溝道晶體管π20 ；P溝道晶體管ρ17、ρ19 ;Ν溝道晶體管η17、η19 ；S端子；R端子；INIT端子；和Q端子、QB端子，ρ18的柵極、η18的柵極、ρ20的漏極、η20的漏極、η17的漏極和Q端子連接，并且ρ18的漏極、η18的漏極、ρ20的柵極、η20的柵極、η19的漏極和QB端子連接，ρ20的源極與ρ19的漏極連接，ρ18的源極與ρ17的漏極連接，S端子與Ρ17的柵極、η19的柵極和η17的源極連接，R端子與ρ19的柵極和η17的柵極連接，INIT端子與nl8的源極連接，pl7和pl9的源極與VDD連接，nl9和n20的源極與VSS連接。在此，pl8.nl8.p20和η20構成鎖存電路LC，η19作為置位晶體管ST起作用，η17作為復位晶體管RT起作用，ρ17和ρ19分別作為鎖存解除晶體管LRT起作用。圖6(b)是表示FF302的動作的時序圖(ΙΝΙΤ信號為無效的情況)，圖6 (c)是 FF302的真值表(INIT信號為無效的情況)。如圖6 (b)、圖6 (c)所示，F(xiàn)F302的Q信號，在S 信號為Low (無效)且R信號為Low (無效)的期間為保持狀態(tài)，在S信號為Low (無效)且 R信號為High (有效)的期間為Low (無效)，在S信號為High (有效)且R信號為Low (無效)的期間為High(有效)，在S信號為High(有效)且R信號為High(有效)的期間為 High (有效)。進而，在INIT信號為有效的期間，當S信號和R信號均為無效時，F(xiàn)F302的Q信號和QB信號均為無效。圖9(a)是表示實施方式3的觸發(fā)器的其他結構的電路圖。如該圖所示，F(xiàn)F303具有構成CMOS電路的P溝道晶體管p27和N溝道晶體管π26 ；構成CMOS電路的P溝道晶體管p^和N溝道晶體管π27 ；P溝道晶體管ρ26 ；SB端子；RB端子；INIT端子；和Q端子、QB 端子，Ρ27的柵極、Μ6的柵極、ρ^的漏極、η27的漏極、ρ^的漏極和QB端子連接，并且ρ27 的漏極、η26的漏極、ρ28的柵極、η27的柵極和Q端子連接，RB端子與ρ26的柵極連接，SB 端子與ρ26的源極和ρ28的源極連接，INIT端子與η27的源極連接，η26的源極與VSS連接，VDD與ρ27的源極連接。在此，ρ27、η26、ρ28和η27構成鎖存電路LC，ρ26作為復位晶體管RT起作用。圖9(b)是表示FF303的動作的時序圖(ΙΝΙΤ信號為無效的情況)，圖9 (c)是 FF303的真值表(INIT信號為無效的情況)。如圖9 (b)、圖9 (c)所示，F(xiàn)F303的Q信號，在SB 信號為Low (有效)且RB信號為Low (有效)的期間為High (有效)，在SB信號為Low (有效)且RB信號為High (無效)的期間為High (有效)，在SB信號為High (無效)且RB信號為Low(有效)的期間為Low(無效)，在SB信號為High(無效)且RB信號為High(無效)的期間為保持狀態(tài)。例如，在圖9(b)的tl，Vss+Vth(p28的閾值電壓)經(jīng)由p28暫時輸出到QB端子， 由此p27導通，Vdd(High)輸出到Q端子。進而，由于Q端子為Vdd，所以π27導通，Vss輸出到QB端子。在t2，由于？觀斷開，所以即使SB信號為High也維持tl的狀態(tài)。在t3，由于RB信號為Low，所以SB端子的Vdd輸出到QB端子，由此，n26導通，Vss(Low)輸出到Q 端子。另外，在SB信號和RB信號均為Low(有效)的情況下，Vss+Vth經(jīng)由M6暫時輸出到QB端子，由此，p27導通，Vdd(High)輸出到Q端子。進而，由于Q端子為Vdd，所以n27 導通，INIT端子的Vss (Low)輸出到QB端子。像這樣，在？ 303中，由？27、1126、？沘和1127(兩個01 )幻構成鎖存電路，并且將SB 端子與M8的源極和作為復位晶體管RT起作用的M6的源極連接，且將π27的源極與INIT 端子連接，由此以去掉現(xiàn)有技術(參照圖70)所需的復位電路、鎖存解除電路、優(yōu)先決定電路和初始化電路的方式，實現(xiàn)置位、鎖存、復位、SB信號和RB信號同時為有效時的優(yōu)先決定和初始化的各動作。如上所述，在FF303中，當SB信號和RB信號同時為有效時以SB信號 (置位)為優(yōu)先，輸出Q、QB變?yōu)橛行?。圖10(a)是表示圖9(a)的一個變形例的FF304的結構的電路圖。如該圖所示，F(xiàn)F304具有構成CMOS電路的P溝道晶體管p^和N溝道晶體管n29 ；構成CMOS電路的P 溝道晶體管P30和N溝道晶體管π30 ；N溝道晶體管π28 ；S端子；R端子；INITB端子；和Q 端子、QB端子，ρ^的柵極、Μ9的柵極、Μ8的漏極、ρ30的漏極、η30的漏極和Q端子連接， 并且Ρ29的漏極、Μ9的漏極、ρ30的柵極、η30的柵極和QB端子連接，R端子與Μ8的柵極連接，S端子與Μ8的源極和η30的源極連接，INITB端子與ρ30的源極連接，ρ^的源極與 VDD連接，η29的源極與VSS連接。在此，ρ29、η29、ρ30和η30構成鎖存電路LC，η28作為復位晶體管RT起作用。圖10(b)是表示FF304的動作的時序圖(ΙΝΙΤΒ信號為無效的情況)，圖10 (c)是 FF304的真值表(INITB信號為無效的情況)。如圖10(b)、圖10(c)所示，F(xiàn)F304的Q信號， 在S信號為Low(無效)且R信號為Low(無效)的期間為保持狀態(tài)，在S信號為Low(無效)且R信號為High (有效)的期間為Low (無效)，在S信號為High (有效)且R信號為 Low(無效)的期間為High (有效)，在S信號為High (有效)且R信號為High (有效)的期間為High (有效)。圖13(a)是表示實施方式3的觸發(fā)器的又一結構的電路圖。如該圖所示，F(xiàn)F305具有構成CMOS電路的P溝道晶體管p38和N溝道晶體管π37 ；構成CMOS電路的P溝道晶體管p40和N溝道晶體管π38 ；P溝道晶體管ρ37、ρ39 ；SB端子；RB端子；INIT端子；和Q端子、QB端子，p38的柵極、n37的柵極、ρ40的漏極、η38的漏極、ρ39的漏極和Q端子連接，并且Ρ38的漏極、η37的漏極、ρ40的柵極、η38的柵極、ρ37的漏極和QB端子連接，RB端子與 Ρ37的柵極連接，SB端子與ρ37的源極和ρ39的柵極連接，INITB端子與ρ40的源極連接， η37和η38的源極與VSS連接，ρ38和ρ39的源極與VDD連接。在此，ρ38、η37、ρ40和η38 構成鎖存電路LC，ρ37作為復位晶體管RT起作用，ρ39作為置位晶體管ST起作用。圖13(b)是FF305的真值表(ΙΝΙΤΒ信號為無效的情況)。如圖13(b)所示，F(xiàn)F305 的Q信號，在SB信號為Low (有效)且RB信號為Low (有效)的期間為High (有效)，在SB 信號為Low (有效)且RB信號為High (無效)的期間為High (有效)，在SB信號為High (無效)且RB信號為Low (有效)的期間為Low (無效)，在SB信號為High (無效)且RB信號為High (無效)的期間為保持狀態(tài)。圖14(a)是表示圖13(a)的一個變形例的FF306的結構的電路圖。如該圖所示， FF306具有構成CMOS電路的P溝道晶體管p41和N溝道晶體管n40 ；構成CMOS電路的P 溝道晶體管P42和N溝道晶體管n42 ；N溝道晶體管n39、n41 ；S端子；R端子；INITB端子； 和Q端子、QB端子，p41的柵極、n40的柵極、n39的漏極、p42的漏極、n42的漏極和Q端子連接，并且P41的漏極、n40的漏極、p42的柵極、n42的柵極、n41的漏極和QB端子連接，R 端子與n39的柵極連接，S端子與n39的源極和n41的柵極連接，INITB端子與ρ42的源極連接，p41的源極與VDD連接，n40、n41、n42的源極與VSS連接。在此，p41、n40、p42和n42 構成鎖存電路LC，n39作為復位晶體管RT起作用，n41作為置位晶體管ST起作用。圖14(b)是FF306的真值表(ΙΝΙΤΒ信號為無效的情況)。如圖14(b)所示，F(xiàn)F306 的Q信號，在S信號為Low (無效)且R信號為Low (無效)的期間為保持狀態(tài)，在S信號為 Low (無效)且R信號為High (有效)的期間為Low (無效)，在S信號為High (有效)且R 信號為Low (無效)的期間為High (有效)，在S信號為High (有效)且R信號為High (有效)的期間為High (有效)。
圖17(a)是表示實施方式3的觸發(fā)器的又一結構的電路圖。如該圖所示，F(xiàn)F307具有構成CMOS電路的P溝道晶體管p50和N溝道晶體管n49 ；構成CMOS電路的P溝道晶體管p51和N溝道晶體管π50 ；P溝道晶體管ρ49 ；N溝道晶體管n51 ；SB端子；RB端子；INITB 端子；和Q端子、QB端子，ρ50的柵極、n49的柵極、p51的漏極、n50的漏極、ρ49的漏極和 QB端子連接，并且ρ50的漏極、η49的漏極、p51的柵極、n50的柵極和Q端子連接，n50的源極與n51的漏極連接，RB端子與p49的柵極和n51的柵極連接，SB端子與ρ49的源極和 Ρ51的源極連接，INITB端子與p50的源極連接，n49和n51的源極與VSS連接。在此，ρ50、 n49、p51和n50構成鎖存電路LC，ρ49作為復位晶體管RT起作用，n51作為鎖存解除晶體管LRT起作用。圖17(b)是FF307真值表(INITB信號為無效的情況)。如圖17(b)所示，F(xiàn)F307的 Q信號，在SB信號為Low (有效)且RB信號為Low (有效)的期間為High (有效)，在SB信號為Low (有效)且RB信號為High (無效)的期間為High (有效)，在SB信號為High (無效)且RB信號為Low (有效)的期間為Low (無效)，在SB信號為High (無效)且RB信號為High (無效)的期間為保持狀態(tài)。圖18(a)是表示圖17(a)的一個變形例的FF308的結構的電路圖。如該圖所示， FF308具有構成CMOS電路的P溝道晶體管p52和N溝道晶體管n53 ；構成CMOS電路的P 溝道晶體管的4和N溝道晶體管n54 ；N溝道晶體管n52 ；P溝道晶體管p53 ；S端子；R端子； INIT端子；和Q端子、QB端子，p52的柵極、n53的柵極、n52的漏極、p54的漏極、n54的漏極和Q端子連接，并且P52的漏極、n53的漏極、ρΜ的柵極、Μ4的柵極和QB端子連接，ρ53 的漏極與Ρ54的源極連接，R端子與η52的柵極和ρ53的柵極連接，S端子與η54的源極和 η52的源極連接，INIT端子與n53的源極連接，ρ52、ρ53的源極與VDD連接。在此，ρ52、η53、 Ρ54和Μ4構成鎖存電路LC，n52作為復位晶體管RT起作用，p53作為鎖存解除晶體管起作用。圖18(b)是FF308的真值表(INIT信號為無效的情況)。如圖18(b)所示，F(xiàn)F308 的Q信號，在S信號為Low (無效)且R信號為Low (無效)的期間為保持狀態(tài)，在S信號為 Low (無效)且R信號為High (有效)的期間為Low (無效)，在S信號為High (有效)且R 信號為Low (無效)的期間為High (有效)，在S信號為High (有效)且R信號為High (有效)的期間為High (有效)。圖對(幻是表示實施方式3的觸發(fā)器的又一結構的電路圖。如該圖所示，F(xiàn)F310具有構成CMOS電路的P溝道晶體管p75和N溝道晶體管π75 ；構成CMOS電路的P溝道晶體管p76和N溝道晶體管n76 ；P溝道晶體管p71、p74 ；N溝道晶體管n71、n73、n74 ；SB端子； R端子；INIT端子；和Q端子、QB端子，p75的柵極、n75的柵極、ρ76的漏極、η76的漏極和 QB端子連接，并且ρ75的漏極、π75的漏極、p71的漏極、n71的漏極、ρ76的柵極、η76的柵極和Q端子連接，η75的源極與η74的漏極連接，p71的源極與n73的漏極連接，ρ75的源極與Ρ74的漏極連接，SB端子與p71的柵極、n73的柵極和n74的柵極連接，R端子與ρ74的柵極和n71的柵極連接，INIT端子與π76的源極連接，ρ71、ρ74和ρ76的源極與VDD連接， η73和η74的源極與VSS連接。在此，ρ75、η75、ρ76和η76構成鎖存電路LC，p71作為置位晶體管ST起作用，n71作為復位晶體管RT起作用，n74和p74分別作為鎖存解除晶體管LRT 起作用，n73作為優(yōu)先決定晶體管PDT起作用。
圖M(b)是FF310的真值表(INITB信號為無效的情況)。如圖M(b)所示，F(xiàn)F310 的Q信號，在SB信號為High(無效)且R信號為High(有效)的期間為Low(無效)，在 SB信號為High(無效)且R信號為Low(無效)的期間為保持狀態(tài)，在SB信號為Low(有效)且R信號為High (有效)的期間為High (有效)，在SB信號為Low (有效)且R信號為 Low (無效)的期間為High (有效)。另外，在圖中，也可以采用將p76的源極與INITB端子連接，并且將n76的源極與VSS連接，如圖沈(a)的FF311所示的結構。FF311的真值表如圖沈⑶所示。另外，也可以將實施方式3的觸發(fā)器采用如圖72(a)所示的結構。即，在圖72(a) 的FF312中，p82 (置位晶體管)的源極與INITB端子連接，p82的源極與SB端子、n81的柵極和η83的柵極連接，ρ82的漏極與Q端子連接。另外，n82 (復位晶體管)的漏極與n81 的源極連接，η82的柵極與R端子和ρ83的柵極連接，η82的源極與VSS連接。另外，ρ83和 π83各自的漏極與鎖存電路LC連接。圖72(b)表示FF312的真值表。[適用于移位寄存器的方式1]圖觀是表示本發(fā)明的液晶顯示裝置3a的結構的電路圖。液晶顯示裝置3a具有顯示部DAR、柵極驅動器⑶、源極驅動器SD和顯示控制電路DCC。顯示控制電路DCC向柵極驅動器⑶供給柵極啟動脈沖(gate start pulse)GSP、柵極導通使能(gate on enable) 信號G0E、INITB (初始化用信號)和柵極時鐘信號GCK1B、GCK2B。另外，顯示控制電路DCC 向源極驅動器SD供給源極啟動脈沖SSP、數(shù)字數(shù)據(jù)DAT、極性信號POL和源極時鐘信號SCK。 柵極驅動器GD中包含由多級構成的移位寄存器SR。以下適當將移位寄存器的i級(i = 1......n-l、n、n+l......)簡記作 i 級 SRi0將來自移位寄存器的i級SRi的輸出信號(0UTB信號)，經(jīng)由反轉器供給到顯示部 DAR的掃描信號線Gi。例如，將η級Sfoi的OUTB信號，經(jīng)由反轉器供給到掃描信號線&1。 在顯示部DAR中，掃描信號線與和PMn內(nèi)的像素電極連接的晶體管的柵極連接，在PMn 內(nèi)的像素電極和保持電容配線CSn之間形成保持電容(輔助電容)。圖四是表示移位寄存器的i級SRi的結構的電路圖。如該圖所示，移位寄存器的各級包括具有SB端子、RB端子和INITB端子的本實施方式的觸發(fā)器FF ；模擬開關ASW ； P溝道晶體管Tr和CKB端子，觸發(fā)器FF的Q端子與晶體管Tr的柵極和模擬開關ASW的N 溝道側柵極連接，QB端子與模擬開關ASW的P溝道側柵極連接，晶體管Tr的源極與VDD連接，晶體管Tr的漏極與作為該級的輸出端子的OUTB端子和模擬開關ASW的一個導通電極連接，模擬開關ASW的另一個導通電極與時鐘信號輸入用的CKB端子連接。在i級SRi中，在觸發(fā)器FF的Q信號為Low (無效)的期間，模擬開關ASW斷開且晶體管Tr導通，因此OUTB信號為High (無效)，在Q信號為High (有效)期間，模擬開關 ASff導通而晶體管Tr斷開，所以獲取GCKB信號并將其從OUTB端子輸出。即，晶體管Tr和模擬開關ASW，構成用觸發(fā)器FF的輸出來生成OUTB信號的信號生成電路(根據(jù)FF的輸出獲取電源電位或時鐘信號的柵極電路)。在移位寄存器SR中，本級的OUTB端子與下一級的SB端子連接，下一級的OUTB端子與本級的RB端子連接。例如，η級Sfoi的OUTB端子與(η+1)級Sfoi+Ι的SB端子連接， (n+1)級Sfoi+Ι的OUTB端子與η級Sfoi的RB端子連接。另外，GSPB信號輸入移位寄存器 SR的初級SRl的SB端子。另外，在柵極驅動器GD中，奇數(shù)級的CKB端子和偶數(shù)級的CKB
23端子與不同的GCK線(供給GCK的線)連接，各級的INITB端子與共用的INITB線(供給 INITB信號的線)連接。例如，η級Sfoi的CKB端子與GCK2B信號線連接，(η+1)級Sfoi+2 的CKB端子與GCKlB信號線連接，η級Sfoi和(η+1)級Sfoi+Ι各自的INITB端子與共用的 INITB信號線連接。圖30是表示液晶顯示裝置3a的驅動方法的時序圖。另外，圖中INITB是指初始化信號，GSPB是指柵極啟動脈沖信號，GCKlB是指GCKlB信號，GCK2B是指GCK2B信號，SBi、 RBi、QBi和OUTBi (i = η-1、η、η+1)分別指i級SRi的SB信號(SB端子的電位)、RB信號 (RB端子的電位)、QB信號(QB端子的電位)和OUTB信號(0UTB端子的電位)。在移位寄存器SR中，當輸入到本級的SB信號為有效( = Low)時，本級的FF的輸出被置位變?yōu)橛行В炯壂@取GCKB信號。當本級的GCKB信號為有效(=Low)時，本級的 OUTB信號為有效(= Low),并且下一級的SB信號為有效。由此，本級的FF的輸出變?yōu)橛行?，下一級獲取GCKB信號，當下一級的GCKB信號變?yōu)橛行? = Low)時，本級的FF被復位， Q信號變?yōu)長ow (無效)，本級的OUTB端子與VDD連接，OUTB信號變?yōu)镠igh (無效)。圖31是表示將圖觀的移位寄存器SR用在源極驅動器側的液晶顯示裝置3A的結構的電路圖。在該結構中，源極啟動脈沖SSP輸入移位寄存器SR的初級，并且反轉源極時鐘(source clock bar)信號SCKlB或SCK2B輸入各級的CKB端子。另外，將從i級SRi輸出的OUTB信號經(jīng)由取樣電路SAC和輸出電路OC供給到顯示部DAR的數(shù)據(jù)信號線SLi。例如，將η級Sfoi的OUTB信號經(jīng)由取樣電路SAC和輸出電路OC供給到數(shù)據(jù)信號線SLn。在顯示部DAR中，數(shù)據(jù)信號線SLn與和PMn內(nèi)的像素電極連接的晶體管的源極連接。圖32是表示變更了圖觀的移位寄存器SR的結構的液晶顯示裝置北的結構的電路圖。圖33是表示圖32所示的移位寄存器SR的i級SRi的結構的電路圖。如該圖所示，移位寄存器的各級包括具有SB端子、RB端子和INITB端子的本實施方式的觸發(fā)器FF; 兩個模擬開關ASW1、ASW2 ；NAND ；反轉器；和CKB端子，觸發(fā)器FF的QB端子與NAND的一個輸入連接，NAND的輸出與反轉器的輸入、模擬開關ASWl的P溝道側柵極和模擬開關ASW2的 N溝道側柵極連接，反轉器的輸出與模擬開關ASWl的N溝道側柵極、模擬開關ASW2的P溝道側柵極連接，模擬開關ASWl的一個導通電極與VDD端子連接，并且模擬開關ASW2的一個導通電極與CKB端子連接，模擬開關ASWl的另一個導通電極、模擬開關ASW2的另一個導通電極、作為該級的輸出端子的OUTB端子、NAND的另一個輸入和FF的RB端子連接。在i級SRi中，在觸發(fā)器FF的QB信號(NAND的一個輸入X)為High (無效)的期間，如果OUTB信號(NAND的另一個輸入Y)為High (無效)，則NAND的輸出(M)為Low (模擬開關ASWl導通且ASW2斷開)，OUTB信號為Vdd (無效)，另一方面，如果OUTB信號(NAND 的另一個輸入Y)為Low(有效)，則NAND的輸出(M)為High (模擬開關ASWl斷開且ASW2 導通)，獲取GCKB信號并將其從OUTB端子輸出。另外，在觸發(fā)器FF的QB信號為Low (有效)的期間，NAND的一個輸入X為Low且NAND的另一個輸入Y為Low，因此NAND的輸出 (M)為High (模擬開關ASWl斷開且ASW2導通)，獲取GCKB信號并將其從OUTB端子輸出。 艮口，NAND、反轉器和模擬開關ASW1、ASW2構成用觸發(fā)器FF的輸出來生成OUTB信號的信號生成電路，特別是反轉器和模擬開關ASW1、ASW2，構成根據(jù)NAND的輸出M獲取電源電位或時鐘信號的柵極電路。
在圖32的移位寄存器SR中，本級的OUTB端子與下一級的SB端子連接。例如， η級Sfoi的OUTB端子與(η+1)級Sfoi+Ι的SB端子連接。另外，GSPB信號輸入移位寄存器 SR的初級SRl的SB端子。另外，在圖32的柵極驅動器GD中，奇數(shù)級的CKB端子和偶數(shù)級的CKB端子與不同的GCK線(供給GCK的線)連接，各級的INITB端子與共用的INITB線 (供給INITB信號的線)連接。例如，η級Sfoi的CKB端子與GCK2B信號線連接，(η+1)級 SRn+1的CKB端子與GCKlB信號線連接，η級Sfoi和(η+1)級Sfoi+l各自的INITB端子與共用的INITB信號線連接。圖34是表示液晶顯示裝置北的驅動方法的時序圖。在圖32的移位寄存器SR中， 當輸入到本級的SB信號為有效(=Low)時，本級的FF的輸出被置位變?yōu)橛行?，本級獲取 GCKB信號。當本級的GCKB信號為有效(=Low)時，本級的OUTB信號為有效(=Low)，并且下一級的SB信號為有效，且本級的FF被復位變?yōu)镠igh (無效)。此時本級的OUTB信號為 Low( BP,NAND的輸出為High)，因此繼續(xù)獲取GCKB信號到本級，在GCKB信號變?yōu)镠igh(無效)時，本級的OUTB信號變?yōu)镠igh，并且NAND的輸出變?yōu)長ow，以后OUTB端子與VDD連接， OUTB信號為High (無效)。圖35是表示將圖32的移位寄存器SR用在源極驅動器側的液晶顯示裝置的結構的電路圖。在該結構中，源極啟動脈沖SSP輸入移位寄存器SR的初級，并且反轉源極時鐘信號SCKlB或SCK2B輸入各級的CKB端子。另外，將從i級SRi輸出的OUTB信號經(jīng)由取樣電路SAC和輸出電路OC供給到顯示部DAR的數(shù)據(jù)信號線SLi。例如，將η級Sfoi的OUTB 信號經(jīng)由取樣電路SAC和輸出電路OC供給到數(shù)據(jù)信號線SLn。在顯示部DAR中，數(shù)據(jù)信號線SLn與和PMn內(nèi)的像素電極連接的晶體管的源極連接。另外，圖36表示使圖32的移位寄存器SR變?yōu)槟軌螂p向移位(shift)的液晶顯示裝置3c的結構的電路圖。在該結構中，與各級對應地設置有上下開關(up down switch) UDSff0在各上下開關UDSW供給UD信號和UDB信號，例如，UDSWn-I與(n_l)級Sfoi-I的OUTB 端子、η級Sfoi的SB端子和(η+1)級Sfoi+Ι的OUTB端子連接，UDSWn與η級Sfoi的OUTB端子、(η+1)級Sfoi+l的SB端子和(n+幻級Sfoi+2的OUTB端子連接。而且，例如在從η級Sfoi 向下移位(down shift)到(η+1)級SRn+1的情況下，根據(jù)UD、UDB信號，在UDSWn內(nèi)，SRn 的OUTB端子和Sfoi+l的SB端子連接。另外，在從(η+1)級Sfoi+l向上移位(up shift)到 η級Sfoi的情況下，根據(jù)UD、UDB信號，在UDSWn-I內(nèi)，Sfoi+Ι的OUTB端子和Sfoi的SB端子連接。在液晶顯示裝置3a 3c、3A JB中，使用上述實施方式中記載的觸發(fā)器，因此能夠將G-Cs驅動器小型化。[適用于移位寄存器的方式2]圖37是表示本發(fā)明的液晶顯示裝置3d的結構的電路圖。液晶顯示裝置3d是所謂CC(charge coupled 電容耦合)驅動的液晶顯示裝置，具有顯示部DAR、柵極*Cs驅動器 G-CsD、源極驅動器SD和顯示控制電路DCC。顯示控制電路DCC向柵極驅動器⑶供給柵極啟動脈沖GSP、柵極導通使能信號G0E、INITB (初始化用信號)、AONB信號(全部ON信號 全部導通信號)、CS反轉信號CMI1、CMI2和柵極時鐘信號GCK1B、GCK2B。另外，顯示控制電路DCC向源極驅動器SD供給源極啟動脈沖SSP、數(shù)字數(shù)據(jù)DAT、極性信號POL和源極時鐘信號SCK。柵極· Cs驅動器G-CsD包含由多級構成的移位寄存器SR和多個D鎖存電路CSL，與移位寄存器的一級對應地，設置有一個反轉器、一個OR電路和一個D鎖存電路CSL。以下適當將移位寄存器的i級(i = 1……n-l、n、n+l……)簡記作i級SRi。另外，與移位寄存器的i級SRi對應地，設置有D鎖存電路CSLi。將來自移位寄存器的i級SRi的輸出信號(0UTB信號)，經(jīng)由反轉器和緩沖器 (buffer)供給到顯示部DAR的掃描信號線Gi。另外，將來自與i級SRi對應的D鎖存電路 CSLi的輸出信號(out信號、CS信號)，供給到顯示部DAR的保持電容配線CSi。例如，η級 SRn的OUTB信號，經(jīng)由反轉器和緩沖器供給到掃描信號線&1，將來自與η級Sfoi對應的D 鎖存電路CSLn的輸出信號(out信號、CS信號)，供給到顯示部DAR的保持電容配線CSn。 在顯示部DAR中，掃描信號線與和PMn內(nèi)的像素電極連接的晶體管的柵極連接，在PMn 內(nèi)的像素電極和保持電容配線Csn之間形成保持電容(輔助電容)。另外，與一根數(shù)據(jù)信號線對應地設置有一個模擬開關asw和反轉器，該反轉器的輸入與AONB信號線連接，數(shù)據(jù)信號線的端部與模擬開關asw的一個導通端子連接，模擬開關asw的另一個導通端子與Vcom(共用電極電位)電源連接，模擬開關asw的N溝道側柵極與反轉器的輸出連接，模擬開關asw的P溝道側柵極與AONB信號線連接。圖38是表示圖37所示的移位寄存器SR的i級SRi的結構的電路圖。如該圖所示，移位寄存器的各級包括具有SB端子、RB端子和miTB端子的上述實施方式記載的觸發(fā)器FF ；兩個模擬開關ASWl、ASW2 ；NAND ；反轉器；CKB端子；和ONB端子，觸發(fā)器FF的QB 端子與NAND的一個輸入連接，NAND的輸出與反轉器的輸入、模擬開關ASWl的P溝道側柵極和模擬開關ASW2的N溝道側柵極連接，反轉器的輸出與模擬開關ASWl的N溝道側柵極、 模擬開關ASW2的P溝道側柵極連接，模擬開關ASWl的一個導通電極與ONB端子連接，并且模擬開關ASW2的一個導通電極與CKB端子連接，模擬開關ASWl的另一個導通電極、模擬開關ASW2的另一個導通電極、作為該級的輸出端子的OUTB端子、NAND的另一個輸入和FF的 RB端子連接。在i級SRi中，在觸發(fā)器FF的QB信號(NAND的一個輸入X)為High (無效)的期間，如果OUTB信號(NAND的另一個輸入Y)為High (無效)，則NAND的輸出(M)為Low (模擬開關ASWl導通且ASW2斷開)，AONB信號(無效，Vdd)輸出到OUTB端子，另一方面，如果 OUTB信號(NAND的另一個輸入Y)為Low(有效)，則NAND的輸出(M)為High (模擬開關 ASffl斷開且ASW2導通)，獲取GCKB信號并將其從OUTB端子輸出。另外，在觸發(fā)器FF的QB 信號為Low(有效)的期間，由于NAND的一個輸入X為Low且NAND的另一個輸入Y為Low， 所以NAND的輸出(M)為High(模擬開關ASWl斷開且ASW2導通)，獲取GCKB信號并將其從OUTB端子輸出。S卩，NAND、反轉器和模擬開關ASW1、ASW2構成用觸發(fā)器FF的輸出來生成OUTB信號的信號生成電路，特別是反轉器和模擬開關ASW1、ASW2，構成根據(jù)NAND的輸出 M獲取AONB信號或時鐘信號的柵極電路。圖39是表示與圖37所示的移位寄存器SR的i級SRi對應的D鎖存電路CSLi的結構的電路圖。如該圖所示，D鎖存電路CSLi具有三個CMOS電路5 7、模擬開關ASW3、 ASW4、反轉器、CK端子、D端子和out端子。CMOS電路5、6各自的結構為一個P溝道晶體管和一個N溝道晶體管的柵極彼此連接，并且漏極彼此連接，且P溝道晶體管的源極與VDD 連接，N溝道晶體管的源極與VSS連接。CMOS電路7的結構為一個P溝道晶體管和一個N 溝道晶體管的柵極彼此連接，并且漏極彼此連接，且P溝道晶體管的源極與電源VCSH連接，CN 102460971 A說明書21/37 頁
N溝道晶體管的源極與電源VCSL連接。而且，CK端子、反轉器的輸入、模擬開關ASW3的N 溝道側柵極、模擬開關ASW4的P溝道側柵極連接，反轉器的輸出、模擬開關ASW3的P溝道側柵極和模擬開關ASW4的N溝道側柵極連接，CMOS電路5的漏極側、模擬開關ASW4的一個導通端子、模擬開關ASW3的一個導通端子和CMOS電路6的柵極側連接，模擬開關ASW3的另一個導通端子和D端子連接，模擬開關ASW4的另一個導通端子和CMOS電路6的柵極側連接，CMOS電路5的柵極側和CMOS電路6的漏極側連接，CMOS電路6的漏極側和CMOS電路7的柵極側連接，CMOS電路7的漏極側和out端子連接。D鎖存電路CSLi，在CK信號(輸入到CK端子的信號)為有效(High)的期間，獲取D信號(輸入到D端子的信號)，將其鎖存。即，如果在CK信號為有效期間D信號從Low 變?yōu)镠igh，則out信號(從out端子輸出的信號)從電源VCSL的電位上升到電源VCSH的電位，以后維持電源VCSH的電位，如果在CK信號為有效的期間，D信號從High變?yōu)長ow，則 out信號(從out端子輸出的信號)從電源VCSH的電位下降到電源VCSL的電位，以后維持電源VCSL的電位。在液晶顯示裝置3d的G-CsD中，本級的OUTB端子與下一級的SB端子連接。另外， 本級的OUTB端子經(jīng)由反轉器與和本級對應的OR電路的一個輸入端子連接，并且下一級的 OUTB端子經(jīng)由反轉器與和上述本級對應的OR電路的另一個輸入端子連接，和該本級對應的OR電路的輸出與和本級對應的D鎖存電路的CK端子連接。例如，η級Sfoi的OUTB端子與(η+1)級Sfoi+Ι的SB端子連接，η級Sfoi的OUTB端子經(jīng)由反轉器與和η級Sfoi對應的 OR電路的一個輸入端子連接，并且(η+1)級Sfoi+Ι的OUTB端子經(jīng)由反轉器與和η級Sfoi級對應的OR電路的另一個輸入端子連接，和η級Sfoi對應的OR電路的輸出與和η級Sfoi對應的D鎖存電路CSLn的CK端子連接。另外，GSPB信號輸入移位寄存器SR的初級的SB端子。另外，在液晶顯示裝置3d的G-CsD中，奇數(shù)級的CKB端子和偶數(shù)級的CKB端子與不同的GCK線(供給GCK的線)連接，各級的INITB端子與共用的INITB線(供給INITB 信號的線)連接，各級的ONB端子與共用的AONB線(供給AON信號的線)連接。例如，η級 SRn的CKB端子與GCK2B信號線連接，(η+1)級Sfoi+l的CKB端子與GCKlB信號線連接，η級 SRn和(η+1)級Sfoi+Ι各自的INITB端子與共用的INITB信號線連接，η級Sfoi和(η+1)級 SRn+Ι各自的ONB端子與共用的AONB信號線連接。而且，按每與連續(xù)的兩級對應的兩個D 鎖存電路，D端子與不同的CMI線(供給CMI信號的線)連接。例如，與η級Sfoi對應的D 鎖存電路CSLn的D端子與CMI2信號線連接，與(η+1)級Sfoi+Ι對應的D鎖存電路CSLn+1 的D端子與CMI2信號線連接，與(n+2)級Sfoi+2對應的D鎖存電路CSLn+2的D端子與CMI1 信號線連接，與(n+3)級Sfoi+3對應的D鎖存電路CSLn+3的D端子與CMIl信號線連接。圖40是表示液晶顯示裝置3d的驅動方法的時序圖。另外，圖中AONB是指AONB 信號，INITB是指初始化信號，GSPB是指柵極啟動脈沖信號，GCKlB是指GCKlB信號，GCK2B 是指 GCK2B 信號，CMIl 是指 CMIl 信號，CMI2 是指 CMI2 信號，SBi、RBi、QBi 和 OUTBi (i = n-l、n、n+l)分別指i級SRi的SB信號(SB端子的電位)、RB信號(RB端子的電位)、QB信號(QB端子的電位)和OUTB信號(0UTB端子的電位)，CSi (i = η_1、η、η+1)是指與i級 SRi對應的保持電容配線CSi的電位(=D鎖存電路CSLi的out端子的電位)。另外，在本圖中，設極性信號POL的周期為一個水平掃描期間1H( S卩，供給到同一數(shù)據(jù)信號線的數(shù)據(jù)信號的極性按每IH反轉)，設CMI1、CMI2分別為同相位。在液晶顯示裝置3d中，顯示視頻的最初的幀(垂直掃描期間)之前，進行以下的顯示準備動作。具體而言，使AONB信號和miTB信號均在規(guī)定期間有效(Low)，在使AONB 信號為無效后使INITB信號無效，在AONB信號為有效的期間，將各GCKB信號固定為有效 (Low)，并將各CMI信號固定為High (或Low)。由此，在移位寄存器SR的各級，AONB信號經(jīng)由ASWl從OUTB端子輸出，ASffl立即斷開而ASW2導通，因此所有級的OUTB信號為有效 (Low)，所有掃描信號線被選擇。另外此時，由于與各數(shù)據(jù)信號線對應的模擬開關asW導通， 所以Vcom供給到所有數(shù)據(jù)信號線。另外，輸入到各級的SB信號、RB信號和IOTTB信號全都為有效(Low)，因此FF的QB信號為無效(High)。另外，由于與各級對應的OR電路的輸出也為有效(High)，所以各D鎖存電路將CMIl信號(High)或CMI2信號(High)鎖存，供給到保持電容配線的out信號(CS信號)變?yōu)殡娫碫CSL的電位。以上的顯示準備動作結束后(Α0ΝΒ信號和INITB信號依次變?yōu)闊o效后)，成為如下狀態(tài)=Vcom寫入顯示部DAR的所有 PIX,使設置于移位寄存器的各級的FF的QB輸出為無效(High)，使各D鎖存電路的out信號(保持電容配線的電位)變?yōu)殡娫碫CSL的電位。在液晶顯示裝置3d中，在顯示最初的幀時(最初的垂直掃描期間)進行以下的動作。即，當輸入到移位寄存器SR的本級的SB信號為有效(=Low)時，本級的FF的輸出被置位而變?yōu)橛行В炯壂@取GCKB信號。當本級的GCKB信號為有效(=Low)時，本級的OUTB 信號為有效(=Low)，并且下一級的SB信號為有效，且本級的FF被復位而變?yōu)镠igh (無效)。由于此時本級的OUTB信號為Low( S卩，NAND的輸出為High)，因此GCKB信號被繼續(xù)獲取到本級，在GCKB信號變?yōu)镠igh (無效)時，本級的OUTB信號變?yōu)镠igh，并且NAND的輸出變?yōu)長ow，以后從OUTB端子輸出AONB信號，OUTB信號變?yōu)镠igh (無效)。另外，當本級的OUTB信號為有效時(由于與本級對應的OR電路的輸出為有效)， 與本級對應的D鎖存電路將CMIl信號或CMI2信號鎖存，進而當下一級的OUTB信號為有效時(由于與本級對應的OR電路的輸出為有效)，與上述本級對應的D鎖存電路再次將CMIl 信號或CMI2信號鎖存。由此，與本級對應的D鎖存電路的out信號(與本級對應的保持電容配線的電位)，在本級的OUTB信號變?yōu)闊o效(與本級對應的掃描信號線斷開)后，從電源VCSL的電位向電源VCSH的電位上升(在與本級對應的像素寫入正極性的數(shù)據(jù)信號的情況)，或從電源VCSH的電位向電源VCSL的電位下降(在與本級對應的像素寫入負極性的數(shù)據(jù)信號的情況)。例如，當η級Sfoi的OUTB信號為有效時(由于與η級Sfoi對應的OR電路的輸出為有效)，與η級Sfoi對應的D鎖存電路CSLn將CMI2信號鎖存，進而當(η+1)級Sfoi+Ι的 OUTB信號為有效時(由于與η級Sfoi對應的OR電路的輸出為有效)，D鎖存電路CSLn再次將CMI2信號鎖存。由此，與η級Sfoi對應的D鎖存電路的out信號(與η級Sfoi對應的保持電容配線CSn的電位)，在η級Sfoi的OUTB信號變?yōu)闊o效(與η級Sfoi對應的掃描信號線導通、斷開)后，從電源VCSH的電位向電源VCSL的電位下降。在此，如POL所示負極性的數(shù)據(jù)信號寫入與η級Sfoi對應的像素ΡΜη，通過保持電容配線CSn的下降，能夠使有效電位降低到低于數(shù)據(jù)信號的電位(提高像素PMn的亮度)。另外，當(η+1)級Sfoi+Ι的OUTB信號為有效時，與(η+1)級Sfoi+Ι對應的D鎖存電路CSLn+Ι將CMI2信號鎖存，進而當(n+2)級Sfoi+2的OUTB信號為有效時，D鎖存電路CSLn+1再次將CMI2信號鎖存。由此，與(n+1)級Sfoi+l對應的D鎖存電路CSL n+1的out 信號(保持電容配線CSn+Ι的電位)，在(n+1)級Sfoi+Ι的OUTB信號變?yōu)闊o效(掃描信號線&1+1導通、斷開)后，從電源VCSL的電位上升到電源VCSH的電位。在此，如POL所示正極性的數(shù)據(jù)信號寫入與(n+1)級Sfoi+1對應的像素PDCn+l，通過保持電容配線CSn+Ι的上升，能夠使有效電位上升到高于數(shù)據(jù)信號的電位(提高像素PMn+l的亮度)。另外，當(n+2)級Sfoi+2的OUTB信號為有效時，與(n+2)級Sfoi+2對應的D鎖存電路CSLn+2將CMIl信號鎖存，進而當(n+3)級Sfoi+3的OUTB信號為有效時，D鎖存電路 CSLn+2再次將CMIl信號鎖存。由此，與(n+幻級SI n+2對應的D鎖存電路CSL n+2的out 信號(保持電容配線CSn+2的電位)，在(n+2)級Sfoi+2的OUTB信號變?yōu)闊o效(掃描信號線&1+2導通、斷開)后，從電源VCSH的電位下降到電源VCSL的電位。在此，如POL所示負極性的數(shù)據(jù)信號寫入與(n+幻級Sfoi+2所對應的像素PMn+2，通過保持電容配線CSn+2的下降，能夠使有效電位上升到高于數(shù)據(jù)信號的電位(提高像素PDCn+2的亮度)。另外，在第二幀以后，進行與最初的幀相同的顯示。但是，由于POL的相位按每一幀錯開半個周期，因此供給到同一像素的數(shù)據(jù)信號的極性按每一幀反轉。相應地，D鎖存電路CSLi的out信號(保持電容配線CSi的電位)的上升和下降也按每一幀交替。在液晶顯示裝置3d中，由于使用上述實施方式記載的觸發(fā)器，所以能夠將G-Cs驅動器小型化。另外，由于在顯示最初的幀之前在所有像素同時寫入同電位(例如Vcom)，所以能夠使顯示最初的幀之前的畫面紊亂消失。另外，由于在向所有像素寫入同電位時也同時執(zhí)行移位寄存器的初始化(各級的觸發(fā)器的初始化)，因此與分別進行向所有像素寫入同電位和觸發(fā)器的初始化的現(xiàn)有的液晶顯示裝置相比，能夠快速地完成顯示準備。另外，使 INITB信號的返回(無效化)比AONB信號的返回(無效化)遲，因此即使伴隨AONB信號的返回的各級的SB信號的返回，和伴隨AONB信號的返回的RB信號的返回產(chǎn)生偏差(特別是 SB信號的返回延遲的情況)，也能夠可靠地進行移位寄存器的初始化。另外，能夠從最初的幀起對各像素行適當?shù)剡M行CC驅動，因此也能夠消除現(xiàn)有的CC驅動中成為問題的最初的幀的畫面紊亂(橫條紋狀的不均)。進一步應該注目的是如下點在液晶顯示裝置3d中，如圖41所示，僅通過將CMI2 信號的相位(根據(jù)圖40)錯開半個周期，就能夠將極性信號POL的周期切換到2H(供給到同一數(shù)據(jù)信號線的數(shù)據(jù)信號的極性按每2H反轉)，且從最初的幀起適當?shù)貙Ω飨袼匦羞M行 CC驅動。即，在液晶顯示裝置3d中，僅通過對CS反轉信號CMI1和CMI2信號各自的相位進行控制，就能夠將極性信號POL的周期從IH切換到2H，也能夠消除此時的畫面紊亂。另外，在液晶顯示裝置3d的G-Cs驅動器的移位寄存器SR中，為了使其小型化而使用了上述各實施方式記載的觸發(fā)器(例如，圖3記載的結構)，但如果重視小型化以外的效果，當然也能夠在G-Cs驅動器的移位寄存器中適用現(xiàn)有型的觸發(fā)器(例如，圖70的觸發(fā)器)O[適用于移位寄存器的方式3]圖42是表示本發(fā)明的液晶顯示裝置!Be的結構的電路圖。液晶顯示裝置；^是所謂CC (charge coupled 電容耦合)驅動的液晶顯示裝置，具有顯示部DAR、柵極· Cs驅動器G-CsD、源極驅動器SD和顯示控制電路DCC。顯示控制電路DCC向柵極驅動器⑶供給柵極啟動脈沖GSP、柵極導通使能信號GOE、INITB (初始化用信號)、AONB信號(全部導通信號)、cs反轉信號CMI1、CMI2和柵極時鐘信號GCK1B、GCK2B。另外，顯示控制電路DCC向源極驅動器SD供給源極啟動脈沖SSP、數(shù)字數(shù)據(jù)DAT、極性信號POL和源極時鐘信號SCK。柵極、Cs驅動器G-CsD包括由多級構成的移位寄存器SR和多個D鎖存電路CSL，與移位寄存器的一級對應地設置有一個反轉器、一個D鎖存電路CSL和一個緩沖器。以下適當將移位寄存器的i級(i = 1……η-1、η、η+1……)簡記作i級SRi0另外，與移位寄存器的i級 SRi對應地設置有D鎖存電路CSLi。將來自移位寄存器的i級SRi的輸出信號(0UTB信號)，經(jīng)由反轉器和緩沖器供給到顯示部DAR的掃描信號線Gi。另外，將來自與i級SRi對應的D鎖存電路CSLi的輸出信號(out信號、CS信號)，供給到顯示部DAR的保持電容配線CSi-Ι。例如，η級Sfoi的 OUTB信號，經(jīng)由反轉器和緩沖器供給到掃描信號線&!，來自與η級Sfoi對應的D鎖存電路 CSLn的輸出信號(out信號、CS信號)，供給到顯示部DAR的保持電容配線CSn_l。在顯示部DAR中，掃描信號線與和PMn內(nèi)的像素電極連接的晶體管的柵極連接，并且在PMn 內(nèi)的像素電極和保持電容配線Csn之間形成保持電容(輔助電容)，另外，掃描信號線&1-1 與和PDCn-I內(nèi)的像素電極連接的晶體管的柵極連接，并且在PDCn-I內(nèi)的像素電極和保持電容配線Csn-I之間形成保持電容(輔助電容)。另外，與一根數(shù)據(jù)信號線對應地設置有一個模擬開關asw和反轉器，該反轉器的輸入與AONB信號線連接，數(shù)據(jù)信號線的端部與模擬開關asw的一個導通端子連接，模擬開關asw的另一個導通端子與Vcom(共用電極電位)電源連接，模擬開關asw的N溝道側柵極與反轉器的輸出連接，模擬開關asw的P溝道側柵極與AONB信號線連接。圖43是表示圖42所示的移位寄存器SR的i級SRi的結構的電路圖。如該圖所示，移位寄存器的各級包括具有SB端子、RB端子和miTB端子的上述實施方式中記載的觸發(fā)器FF ；兩個模擬開關ASW1、ASW2 ；NAND ；反轉器；CKB端子；ONB端子；和M端子，觸發(fā)器 FF的QB端子與NAND的一個輸入連接，NAND的輸出與M端子、反轉器的輸入、模擬開關ASWl 的P溝道側柵極和模擬開關ASW2的N溝道側柵極連接，反轉器的輸出與模擬開關ASWl的 N溝道側柵極、模擬開關ASW2的P溝道側柵極連接，模擬開關ASWl的一個導通電極與ONB 端子連接，并且模擬開關ASW2的一個導通電極與CKB端子連接，模擬開關ASWl的另一個導通電極、模擬開關ASW2的另一個導通電極、作為該級的輸出端子的OUTB端子、NAND的另一個輸入和FF的RB端子連接。在i級SRi中，在觸發(fā)器FF的QB信號(NAND的一個輸入X)為High (無效)的期間，如果OUTB信號(NAND的另一個輸入Y)為High (無效)，則NAND的輸出(M信號)為 Low (模擬開關ASWl導通且ASW2斷開)，AONB信號(無效，為Vdd)輸出到OUTB端子，另一方面，如果OUTB信號(NAND的另一個輸入Y)為Low(有效)，則NAND的輸出(M信號)為 High (模擬開關ASWl斷開且ASW2導通)，獲取GCKB信號并將其從OUTB端子輸出。另外， 在觸發(fā)器FF的QB信號為Low (有效)的期間，NAND的一個輸入X為Low且NAND的另一個輸入Y為Low，因此NAND的輸出(M信號)為High (模擬開關ASWl斷開且ASW2導通)，獲取GCKB信號并將其從OUTB端子輸出。即，NAND、反轉器和模擬開關ASWl、ASW2構成使用觸發(fā)器FF的輸出來生成OUTB信號的信號生成電路，特別是反轉器和模擬開關ASW1、ASW2，構成根據(jù)NAND的輸出(M信號)獲取AONB信號或時鐘信號的柵極電路。D鎖存電路CSLi的結構與圖39相同，在CK信號(輸入到CK端子的信號)為有效
30(High)的期間，獲取D信號(輸入到D端子的信號)，將其鎖存。即，如果在CK信號為有效期間D信號從Low變?yōu)镠igh，則out信號(從out端子輸出的信號)從電源VCSL的電位上升到電源VCSH的電位，以后維持電源VCSH的電位，如果在CK信號為有效期間D信號從 High變?yōu)長ow，則out信號(從out端子輸出的信號)從電源VCSH的電位下降到電源VCSL 的電位，以后維持電源VCSL的電位。在液晶顯示裝置!Be的G-CsD的移位寄存器SR中，本級的OUTB端子與下一級的SB 端子連接。另外，本級的M端子與和本級對應的D鎖存電路的CK端子連接。例如，η級Sfoi 的OUTB端子與(η+1)級Sfoi+l的SB端子連接，η級Sfoi的M端子與和η級Sfoi對應的D鎖存電路CSLn的CK端子連接。另外，GSPB信號輸入移位寄存器SR的初級的SB端子。另外，在G-CsD中，奇數(shù)級的CKB端子和偶數(shù)級的CKB端子與不同的GCK線(供給GCK的線)連接，各級的INITB端子與共用的INITB線(供給INITB信號的線)連接， 各級的ONB端子與共用的AONB線(供給AON信號的線)連接。例如，η級Sfoi的CKB端子與GCK2B信號線連接，(η+1)級Sfoi+l的CKB端子與GCKlB信號線連接，η級Sfoi和(η+1) 級Sfoi+Ι各自的INITB端子與共用的INITB信號線連接，η級Sfoi和(η+1)級Sfoi+Ι各自的ONB端子與共用的AONB信號線連接。而且，按每與連續(xù)的兩級對應的兩個D鎖存電路，D 端子與不同的CMI線(供給CMI信號的線)連接。例如，與(n-1)級Sfoi-I對應的D鎖存電路CSLn-I的D端子與CMIl信號線連接，與η級Sfoi對應的D鎖存電路CSLn的D端子與 CMIl信號線連接，與(η+1)級Sfoi+Ι對應的D鎖存電路CSLn+Ι的D端子與CMI2信號線連接，與(n+2)級Sfoi+2對應的D鎖存電路CSLn+2的D端子與CMI2信號線連接。圖44是表示液晶顯示裝置!Be的驅動方法的時序圖。另外，圖中AONB是指AON信號，INITB是指初始化信號，GSPB是指柵極啟動脈沖信號，GCKlB是指GCKlB信號，GCK2B是指 GCK2B 信號，CMIl 是指 CMIl 信號，CMI2 是指 CMI2 信號，SBi、RBi、QBi 和 OUTBi (i = n_l、 η、η+1)分別指i級SRi的SB信號(SB端子的電位)、RB信號(RB端子的電位)、QB信號 (QB端子的電位)和OUTB信號(0UTB端子的電位)，CSi (i = n_l、n、n+l)是指與i級SRi 對應的保持電容配線CSi的電位(=D鎖存電路CSLi的out端子的電位)。另外在本圖中，設極性信號POL的周期為一個水平掃描期間1H( S卩，供給到同一數(shù)據(jù)信號線的數(shù)據(jù)信號的極性每IH反轉)，設CMI1、CMI2分別為同相位。在液晶顯示裝置3e中，顯示視頻的最初的幀(垂直掃描期間)之前，進行以下的顯示準備動作。具體而言，使AONB信號和miTB信號均在規(guī)定期間有效(Low)，在使AONB 信號為無效后使INITB信號無效，在AONB信號為有效的期間，將各GCKB信號固定為有效 (Low)，并且將各CMI信號固定為High (或Low)。由此，在移位寄存器SR的各級，將AONB信號經(jīng)由ASWl從OUTB端子輸出，ASWl立即斷開而ASW2導通，因此所有級的OUTB信號為有效 (Low)，所有掃描信號線被選擇。另外此時，與各數(shù)據(jù)信號線對應的模擬開關asw導通，因此向所有數(shù)據(jù)信號線供給Vcom。另外，輸入到各級的SB信號、RB信號和IOTTB信號全都為有效(Low)，因此各級的觸發(fā)器的QB信號為無效(High)。另外，由于各級的M信號(從M端子輸出的信號)也為有效(High)，所以各D鎖存電路將CMIl信號(Low)或CMI2信號(Low) 鎖存，供給到保持電容配線的out信號(CS信號)變?yōu)殡娫碫CSL的電位。以上的顯示準備動作結束后(AONB信號和INITB信號依次變?yōu)闊o效后)，成為如下狀態(tài)在顯示部DAR的所有PIX寫入Vcom，使設置于移位寄存器的各級的觸發(fā)器的QB輸出為無效(High)，使各D鎖存電路的out信號(保持電容配線的電位)變?yōu)殡娫碫CSL的電位。在液晶顯示裝置!Be中，在顯示最初的幀時(最初的垂直掃描期間)進行以下的動作。即，當輸入到移位寄存器SR的本級的SB信號為有效(=Low)時，本級的FF的輸出被置位而變?yōu)橛行?，本級獲取GCKB信號。當本級的GCKB信號為有效(=Low)時，本級的OUTB 信號為有效(=Low)，并且下一級的SB信號為有效，且本級的FF被復位而變?yōu)镠igh (無效)。由于此時本級的OUTB信號為Low( S卩，NAND的輸出為High)，所以GCKB信號被繼續(xù)獲取到本級，在GCKB信號變?yōu)镠igh (無效)時，本級的OUTB信號變?yōu)镠igh，并且NAND的輸出變?yōu)長ow，以后從OUTB端子輸出AONB信號，OUTB信號變?yōu)镠igh (無效)。另外，當下一級的M信號為有效時，與下一級對應的D鎖存電路將CMIl信號或 CMI2信號鎖存。由此，與本級對應的D鎖存電路的out信號(與本級對應的保持電容配線的電位)，在本級的OUTB信號變?yōu)闊o效(與本級對應的掃描信號線斷開)后，從電源VCSL 的電位向電源VCSH的電位上升(在與本級對應的像素寫入正極性的數(shù)據(jù)信號的情況)，或從電源VCSH的電位向電源VCSL的電位下降(在與本級對應的像素寫入負極性的數(shù)據(jù)信號的情況)。例如，當η級Sfoi的M信號為有效時，與η級Sfoi對應的D鎖存電路CSLn將CMIl 信號鎖存。由此，D鎖存電路CSLn的out信號(保持電容配線CSn-I的電位)，在(n_l)級 SRn-I的OUTB信號變?yōu)闊o效(掃描信號線&ι_1導通、斷開)后，從電源VCSL的電位上升到電源VCSH的電位。在此，如POL所示正極性的數(shù)據(jù)信號寫入與(n-1)級Sfoi-I對應的像素 PDCn-I，通過保持電容配線CSn-I的上升，能夠使有效電位上升到高于數(shù)據(jù)信號的電位(提高像素PMn-I的亮度)。另夕卜，當(n+1)級Sfoi+Ι的M信號為有效時，與(n+1)級Sfoi+Ι對應的D鎖存電路 CSLn+1將CMI2信號鎖存。由此，D鎖存電路CSLn+Ι的out信號(保持電容配線CSn的電位)，在η級Sfoi+Ι的OUTB信號變?yōu)闊o效(掃描信號線導通、斷開)后，從電源VCSH的電位下降到電源VCSL的電位。在此，如POL所示負極性的數(shù)據(jù)信號寫入與η級Sfoi對應的像素ΡΜη，通過保持電容配線CSn的下降，能夠使有效電位降低到低于數(shù)據(jù)信號(提高像素 PIXn的亮度)。另外，當(η+2)級Sfoi+2的M信號為有效時，與(n+2)級Sfoi+2對應的D鎖存電路CSLn+2將CMI2信號鎖存。由此，D鎖存電路CSLn+2的out信號(保持電容配線CSn+1 的電位)，在η級Sfoi+1的OUTB信號變?yōu)闊o效(掃描信號線&1+1導通、斷開)后，從電源 VCSL的電位上升到電源VCSH的電位。在此，如POL所示正極性的數(shù)據(jù)信號寫入與(n+1)級 Sfoi+Ι對應的像素PMn+l，通過保持電容配線CSn+Ι的上升，能夠使有效電位上升到高于數(shù)據(jù)信號的電位(提高像素PMn+l的亮度)。另外，在第二幀以后，進行與最初的幀同樣的顯示。但是，由于POL的相位按每一幀錯開半個周期，所以供給到同一像素電極PIXi的數(shù)據(jù)信號的極性按每一幀反轉。相應地，D鎖存電路CSLi的out信號(保持電容配線CSi的電位)的上升和下降也按每一幀交替。在液晶顯示裝置!Be中，使用上述實施方式記載的觸發(fā)器，因此能夠將G_Cs驅動器小型化。另外，通過將移位寄存器的內(nèi)部信號(M信號)輸入到D鎖存電路的CK端子，在 G-Cs驅動器內(nèi)不需要NOR電路、OR電路，能夠進一步小型化。另外，由于在顯示最初的幀之前在所有像素同時寫入同電位(例如Vcom)，所以能夠使顯示最初的幀之前的畫面紊亂消失。另外，在向所有像素寫入同電位時也同時進行移位寄存器的初始化(各級的觸發(fā)器的初始化)，因此與分別進行向所有像素寫入同電位和觸發(fā)器的初始化的現(xiàn)有的液晶顯示裝置相比，能夠快速地完成顯示準備。另外，使INITB信號的返回(無效化)比AONB信號的返回(無效化)遲，因此即使在由AONB信號的返回引起的各級的SB信號的返回和RB信號的返回中產(chǎn)生延遲(偏差)，也能夠可靠地進行觸發(fā)器的初始化。另外，由于能夠從最初的幀起對各像素行適當?shù)剡M行CC驅動，所以也能夠消除現(xiàn)有的CC驅動中能夠看到的最初的幀的畫面紊亂(橫條紋狀的不均)。進一步應該注目的是如下點在液晶顯示裝置!Be中，如圖45所示，僅通過將CMI2 信號的相位(從圖44)錯開半個周期，就能夠將極性信號POL的周期切換到2H(供給到同一數(shù)據(jù)信號線的數(shù)據(jù)信號的極性按每2H反轉)，且從最初的幀起對各像素行適當?shù)剡M行CC 驅動。即，在液晶顯示裝置3d中，僅通過對CS反轉信號CMIl和CMI2信號各自的相位進行控制，就能夠將極性信號POL的周期從IH切換到2H，也能夠消除此時的畫面紊亂。另外，在液晶顯示裝置3e的G_Cs驅動器的移位寄存器SR中，為了使其小型化而使用了上述各實施方式記載的觸發(fā)器(例如，圖3記載的結構)，但通過在G-Cs驅動器內(nèi)不需要NOR電路、OR電路來實現(xiàn)小型化，因此當然也能夠在G-Cs驅動器的移位寄存器SR中適用現(xiàn)有型的觸發(fā)器(例如，圖70的觸發(fā)器)。也能夠變更液晶顯示裝置!Be的各D鎖存電路與CMIl線和CMI2線的連接，采用如圖46的液晶顯示裝置3f所示的結構。S卩，D鎖存電路CSLi(i = 1,2……)的i為3的倍數(shù)或3的倍數(shù)+2的D鎖存電路與CMIl連接，3的倍數(shù)+1的D鎖存電路與CMI2連接。通過這樣的方式，如圖47、48所示，僅通過將CMIl和CMI2信號的相位從相同(圖47)錯開半個周期(圖48)，就能夠將極性信號POL的周期從IH切換到3H，且從最初的幀起對各像素行適當?shù)剡M行CC驅動。即，在液晶顯示裝置3f中，僅通過對CS反轉信號CMIl和CMI2信號各自的相位進行控制，就能夠將極性信號POL的周期從IH切換到3H，也能夠消除此時的畫面紊舌L。也能夠將液晶顯示裝置3e的移位寄存器的各級的結構(參照圖43)變更為如圖 49所示。S卩，使圖43的ASWl為單溝道(P溝道)晶體管TR。通過這樣的方式，能夠使晶體
管進一步小型化。[適用于移位寄存器的方式4]圖51是表示本發(fā)明的液晶顯示裝置3g的結構的電路圖。液晶顯示裝置3g具有顯示部DAR、柵極驅動器⑶、源極驅動器SD和顯示控制電路DCC。顯示控制電路DCC向柵極驅動器⑶供給AONB信號(全部導通信號)、柵極啟動脈沖GSP、柵極導通使能信號GOE和柵極時鐘信號GCK1B、GCK2B。另外，顯示控制電路DCC向源極驅動器SD供給源極啟動脈沖 SSP、數(shù)字數(shù)據(jù)DAT、極性信號POL和源極時鐘信號SCK。柵極驅動器GD包括由多級構成的移位寄存器SR。以下適當將移位寄存器的i級(i = 1……n-l、n、n+l……)簡記作i級 SRi。將來自移位寄存器的i級SRi的輸出信號(0UTB信號)，經(jīng)由反轉器供給到顯示部 DAR的掃描信號線Gi。例如，η級Sfoi的OUTB信號，經(jīng)由反轉器供給到掃描信號線&1。在顯示部DAR中，掃描信號線與和PDCn內(nèi)的像素電極連接的晶體管的柵極連接，在PDCn內(nèi)的像素電極和保持電容配線Csn之間形成保持電容(輔助電容)。另外，與一根數(shù)據(jù)信號線對應地設置有一個模擬開關asw和反轉器，該反轉器的輸入與AONB信號線連接，數(shù)據(jù)信號線的端部與模擬開關asw的一個導通端子連接，模擬開關asw的另一個導通端子與Vcom(共用電極電位)電源連接，模擬開關asw的N溝道側柵極與反轉器的輸出連接，模擬開關asw的P溝道側柵極與AONB信號線連接。圖52是表示移位寄存器SR的i級SRi的結構的電路圖。如該圖所示，移位寄存器的各級包括具有SB端子和RB端子的本實施方式2的觸發(fā)器FF ；兩個模擬開關ASW1、 ASW2 ；NAND ；反轉器；CKB端子；和ONB端子，觸發(fā)器FF的QB端子與NAND的一個輸入連接， NAND的輸出與反轉器的輸入、模擬開關ASWl的P溝道側柵極和模擬開關ASW2的N溝道側柵極連接，反轉器的輸出與模擬開關ASWl的N溝道側柵極和模擬開關ASW2的P溝道側柵極連接，模擬開關ASWl的一個導通電極與ONB端子連接，并且模擬開關ASW2的一個導通電極與CKB端子連接，模擬開關ASWl的另一個導通電極、模擬開關ASW2的另一個導通電極、 作為該級的輸出端子的OUTB端子、NAND的另一個輸入和FF的RB端子連接。在移位寄存器SR中，本級的OUTB端子與下一級的SB端子連接。例如，η級Sfoi的 OUTB端子與(η+1)級Sfoi+Ι的SB端子連接。另外，GSPB信號輸入移位寄存器SR的初級 SRl的SB端子。另外，在柵極驅動器GD中，奇數(shù)級的CKB端子和偶數(shù)級的CKB端子與不同的GCK線(供給GCK的線)連接。例如，η級Sfoi的CKB端子與GCK2B信號線連接，(η+1) 級Sfoi+Ι的CKB端子與GCKlB信號線連接。圖53是表示液晶顯示裝置3g的驅動方法的時序圖。另外，圖中AONB是指AONB 信號，GSPB是指柵極啟動脈沖信號，GCKlB是指GCKlB信號，GCK2B是指GCK2B信號，SBi、 RBi、QBi和OUTBi (i = η-1、η、η+1)分別指i級SRi的SB信號(SB端子的電位)、RB信號 (RB端子的電位)、QB信號(QB端子的電位)和OUTB信號(0UTB端子的電位)。在液晶顯示裝置3g中，顯示視頻的最初的幀(垂直掃描期間)之前，進行以下的顯示準備動作。具體而言，AONB信號在規(guī)定期間有效(Low)，在AONB信號為有效的期間，將各GCKB信號固定為有效(Low)。由此，在移位寄存器SR的各級，將AONB信號經(jīng)由ASWl從 OUTB端子輸出，ASWl立即斷開而ASW2導通，因此所有級的OUTB信號為有效(Low)，所有掃描信號線被選擇。另外此時，與各數(shù)據(jù)信號線對應的模擬開關asw導通，因此Vcom供給到所有數(shù)據(jù)信號線。另外，輸入到各級的SB信號和RB信號為有效(Low)，因此FF的QB信號為無效(High)。這是因為，在實施方式2的觸發(fā)器中，在SB信號和RB信號同時有效時，以 RB信號(復位)為優(yōu)先，QB信號變?yōu)闊o效。以上的顯示準備動作結束后(Α0ΝΒ信號變?yōu)闊o效后)，成為如下狀態(tài)=Vcom寫入顯示部DAR的所有PIX，使設置于移位寄存器的各級的觸發(fā)器的QB輸出為無效(High)。另外，在液晶顯示裝置3g中，在各垂直掃描期間(顯示各幀時)進行以下動作。 艮口，當輸入到移位寄存器SR的本級的SB信號為有效( = Low)時，本級的FF的輸出被置位變?yōu)橛行В炯壂@取GCKB信號。當本級的GCKB信號為有效( = Low)時，本級的OUTB信號為有效(=Low)，并且下一級的SB信號為有效，且本級的FF被復位而變?yōu)镠igh (無效)。 此時本級的OUTB信號為Low(即，NAND的輸出為High)，因此GCKB信號繼續(xù)被獲取到本級， 在GCKB信號變?yōu)镠igh (無效)時，本級的OUTB信號變?yōu)镠igh，并且NAND的輸出變?yōu)長ow， 以后從OUTB端子輸出AONB信號，OUTB信號變?yōu)镠igh (無效)。
在液晶顯示裝置3g中，使用上述實施方式2記載的觸發(fā)器，因此能夠將柵極驅動器小型化。而且，能夠以不輸入INITB信號的方式使移位寄存器初始化，因此能夠實現(xiàn)進一步的小型化。另外，在顯示最初的幀之前在所有像素同時寫入同電位(例如Vcom)，因此能夠使顯示最初的幀之前的畫面紊亂消失。另外，在向所有像素寫入同電位時也同時進行移位寄存器的初始化(各級的觸發(fā)器的初始化)，因此與分別進行向所有像素寫入同電位和觸發(fā)器的初始化的現(xiàn)有的液晶顯示裝置相比，能夠快速地完成顯示準備。另外，在如圖52所示在移位寄存器的各級使用實施方式2的觸發(fā)器的情況下，存在OUTB信號在反饋到NAND之前先反饋到觸發(fā)器的RB端子的可能。因此，優(yōu)選如圖M所示構成圖52的NAND。S卩，將P溝道晶體管p40的源極與VDD連接，將柵極作為NAND的輸入X，將漏極作為NAND的輸出M,將P溝道晶體管p41的源極與VDD連接，將柵極作為NAND 的輸入Y，將漏極與N溝道晶體管n40的漏極連接，將N溝道晶體管η40的柵極與輸入Y連接，將源極與N溝道晶體管n41的漏極連接，將N溝道晶體管n41的柵極與輸入X連接，將漏極與VSS連接，使P溝道晶體管ρ40、41的驅動能力比N溝道晶體管η40、41的驅動能力大。通過這樣的方式，將OUTB信號保持有效(Low)直至QB信號充分地變?yōu)闊o效(High)，能夠防止在反饋到NAND之前反饋到RB端子。也能夠將液晶顯示裝置3g的柵極驅動器⑶，如圖55所示，變更為CC驅動用的柵極-Cs驅動器(G-CsD)。圖55的液晶顯示裝置池，將液晶顯示裝置3d (參照圖37)的G-CsD 所含的移位寄存器SR的各級變更為圖52的結構，進一步除去了 miTB信號的輸入。在液晶顯示裝置池的移位寄存器中，所有級的OUTB信號變?yōu)橛行В谟|發(fā)器的SB信號和RB信號同時變?yōu)橛行r以RB信號(復位)為優(yōu)先(即，QB信號為無效)，因此即使不輸入INITB 信號也能將移位寄存器初始化。圖56、57是表示液晶顯示裝置池的驅動方法的時序圖。如這些所示，僅通過將 CMIl和CMI2信號的相位從相同(圖56)錯開半個周期(圖57)，就能夠將極性信號POL的周期從IH切換到2H，且從最初的幀起對各像素行適當?shù)剡M行CC驅動。在液晶顯示裝置池中，使用上述實施方式2記載的觸發(fā)器，因此能夠將G-Cs驅動器小型化。另外，在顯示最初的幀之前在所有像素同時寫入同電位(例如Vcom)，因此能夠使顯示最初的幀之前的畫面紊亂消失。另外，在向所有像素寫入同電位時也同時進行移位寄存器的初始化(各級的觸發(fā)器的初始化)，因此與分別進行向所有像素寫入同電位和觸發(fā)器的初始化的現(xiàn)有的液晶顯示裝置相比，能夠快速地完成顯示準備。另外，能夠從最初的幀起對各像素行適當?shù)剡M行CC驅動，因此也能夠消除以往CC驅動中能夠看到的最初的幀的畫面紊亂(橫條紋狀的不均)。而且，能夠以不輸入INITB信號的方式將移位寄存器初始化，因此能夠將G-CsD的電路結構簡化(小型化)。而且，僅通過對CS反轉信號CMIl和 CMI2信號各自的相位進行控制，就能夠將極性信號POL的周期從IH切換到2H，也能夠消除此時的畫面紊亂。也能夠將液晶顯示裝置3h(參照圖55)的G-CsD變更為如圖58所示的結構。圖 58的液晶顯示裝置3i，將液晶顯示裝置3e(參照圖4 的移位寄存器SR中包含的觸發(fā)器變更為圖52的結構，進一步除去了 INITB信號的輸入。在液晶顯示裝置3i的移位寄存器中，所有級的OUTB信號變?yōu)橛行?，在觸發(fā)器的SB信號和RB信號同時變?yōu)橛行r以RB信號 (復位)為優(yōu)先(即，QB信號為無效)，因此即使不輸入INITB信號也能夠將移位寄存器初始化。圖59、60是表示液晶顯示裝置3i的驅動方法的時序圖。如這些所示，僅通過將 CMIl和CMI2信號的相位從相同(圖59)錯開半個周期(圖60)，就能夠將極性信號POL的周期從IH切換到2H，且從最初的幀起對各像素行適當?shù)剡M行CC驅動。在液晶顯示裝置3i中，能夠獲得與液晶顯示裝置池同樣的效果，而且，由于在 G-Cs驅動器內(nèi)不需要NOR電路、OR電路，所以能夠進一步小型化。也能夠變更液晶顯示裝置3g(圖51)的移位寄存器SR的結構，采用如圖61所示的液晶顯示裝置3j所示的結構。圖62是表示液晶顯示裝置3j所含的移位寄存器的i級 SRi的結構的電路圖。如圖62所示，移位寄存器的各級包括具有SB端子和RB端子的實施方式2的觸發(fā)器FF ；兩個模擬開關ASW5、ASW6 ；ONB端子；和CKB端子，觸發(fā)器FF的Q端子與模擬開關ASW5的P溝道側柵極和模擬開關ASW6的N溝道側柵極連接，QB端子與模擬開關ASW5的N溝道側柵極和模擬開關ASW6的P溝道側柵極連接，作為該級的輸出端子的 OUTB端子、模擬開關ASW5的一個導通電極和模擬開關ASW6的一個導通電極連接，模擬開關ASW5的另一個導通電極和ONB端子連接，模擬開關ASW6的另一個導通電極和時鐘信號輸入用的CKB端子連接。另外，在移位寄存器SR中，本級的OUTB端子與下一級的SB端子連接，下一級的 OUTB端子與本級的RB端子連接。另外，在柵極驅動器GD中，奇數(shù)級的CKB端子和偶數(shù)級的 CKB端子與不同的GCK線(供給GCK的線)連接。圖63是表示液晶顯示裝置3j的驅動方法的時序圖，在液晶顯示裝置3j中也能夠獲得與液晶顯示裝置3g(參照圖51)同樣的效果。[適用于移位寄存器的方式5]圖64是表示本發(fā)明的液晶顯示裝置3k的結構的電路圖。液晶顯示裝置3k具有顯示部DAR、柵極驅動器⑶、源極驅動器SD和顯示控制電路DCC。顯示控制電路DCC向柵極驅動器⑶供給柵極啟動脈沖GSP、柵極導通使能信號GOE、AONB信號(全部導通信號)和柵極時鐘信號GCK1B、GCB2B。另外，顯示控制電路DCC向源極驅動器SD供給源極啟動脈沖 SSP、數(shù)字數(shù)據(jù)DAT、極性信號POL和源極時鐘信號SCK。柵極驅動器GD包括由多級構成的移位寄存器SR。以下適當將移位寄存器的i級(i = 1……n-l、n、n+l……)簡記作i級 SRi。將來自移位寄存器的i級SRi的輸出信號(0UTB信號)，經(jīng)由反轉器供給到顯示部 DAR的掃描信號線Gi。例如，η級Sfoi的OUTB信號經(jīng)由反轉器供給到掃描信號線&1。在顯示部DAR中，掃描信號線與和PDCn內(nèi)的像素電極連接的晶體管的柵極連接，在PDCn內(nèi)的像素電極和保持電容配線Csn之間形成保持電容(輔助電容)。另外，與一根數(shù)據(jù)信號線對應地設置有一個模擬開關asw和反轉器，該反轉器的輸入與AONB信號線連接，數(shù)據(jù)信號線的端部與模擬開關asw的一個導通端子連接，模擬開關asw的另一個導通端子與Vcom(共用電極電位)電源連接，模擬開關asw的N溝道側柵極與反轉器的輸出連接，模擬開關asw的P溝道側柵極與AONB信號線連接。圖65是表示移位寄存器SR的i級SRi的結構的電路圖。如該圖所示，移位寄存器的各級包括具有SB端子、RB端子和INITB端子的本實施方式的觸發(fā)器FF ；兩個模擬開關ASW1、ASW2 ；NAND ；反轉器；ONB端子；和CKB端子，觸發(fā)器FF的QB端子與NAND的一個輸入連接，NAND的輸出與反轉器的輸入、模擬開關ASWl的P溝道側柵極和模擬開關ASW2的N 溝道側柵極連接，反轉器的輸出與模擬開關ASWl的N溝道側柵極和模擬開關ASW2的P溝道側柵極連接，模擬開關ASWl的一個導通電極與ONB端子和INITB端子連接，并且模擬開關ASW2的一個導通電極與CKB端子連接，模擬開關ASWl的另一個導通電極、模擬開關ASW2 的另一個導通電極、作為該級的輸出端子的OUTB端子、NAND的另一個輸入和FF的RB端子連接。在移位寄存器SR中，本級的OUTB端子與下一級的SB端子連接。另外，在柵極驅動器GD中，奇數(shù)級的CKB端子和偶數(shù)級的CKB端子與不同的GCK線(供給GCK的線)連接。液晶顯示裝置3k的驅動方法如圖53所示，顯示視頻的最初的幀(垂直掃描期間) 之前，進行以下的顯示準備動作。具體而言，AONB信號在規(guī)定期間有效(Low)，在AONB信號為有效的期間，各GCKB信號固定為有效(Low)。由此，在移位寄存器SR的各級，AONB信號經(jīng)由ASWl從OUTB端子輸出，ASffl立即斷開而ASW2導通，因此所有級的OUTB信號為有效(Low)，所有掃描信號線被選擇。另外，此時，與各數(shù)據(jù)信號線對應的模擬開關asw導通， 因此向所有數(shù)據(jù)信號線供給Vcom。另外，AONB信號作為初始化信號輸入各級的觸發(fā)器的 INITB端子，各觸發(fā)器的QB信號為無效(High)。以上的顯示準備動作結束后(Α0ΝΒ信號變?yōu)闊o效后)，成為如下狀態(tài)=Vcom寫入顯示部DAR的所有PIX，使設置于移位寄存器的各級的FF的QB輸出為無效(High)。另外，在液晶顯示裝置3k中，在各垂直掃描期間(各幀顯示時)進行以下動作。 艮口，當輸入到移位寄存器SR的本級的SB信號為有效( = Low)時，本級的FF的輸出被置位而變?yōu)橛行В炯壂@取GCKB信號。當本級的GCKB信號為有效( = Low)時，本級的OUTB信號為有效(=Low)，并且下一級的SB信號為有效，且本級的FF被復位而變?yōu)镠igh (無效)。 此時本級的OUTB信號為Low(即，NAND的輸出為High)，因此GCKB信號被繼續(xù)獲取到本級， 在GCKB信號變?yōu)镠igh (無效)時，本級的OUTB信號變?yōu)镠igh，并且NAND的輸出變?yōu)長ow， 以后從OUTB端子輸出AONB信號，OUTB信號變?yōu)镠igh (無效)。在液晶顯示裝置3k中，使用上述實施方式記載的觸發(fā)器，因此能夠將柵極驅動器小型化。另外，通過將AONB信號作為移位寄存器的初始化信號使用而不需要另外輸入 INITB信號，能夠進一步小型化。而且，在顯示最初的幀之前在所有像素同時寫入同電位 (例如Vcom)，因此能夠使顯示最初的幀之前的畫面紊亂消失。另外，在向所有像素寫入同電位時也同時執(zhí)行移位寄存器的初始化(各級的觸發(fā)器的初始化)，因此與分別進行向所有像素寫入同電位和觸發(fā)器的初始化的現(xiàn)有的液晶顯示裝置相比，能夠快速地完成顯示準備。也能夠將液晶顯示裝置3k的柵極驅動器⑶，如圖66所示，變更為CC驅動用的柵極-Cs驅動器(G-CsD)。圖66的液晶顯示裝置3r，將液晶顯示裝置3d (參照圖37)的G-CsD 所含的移位寄存器SR的各級變更為圖65的結構，進一步除去miTB信號的輸入。在液晶顯示裝置3r的移位寄存器中，將AONB信號作為移位寄存器的初始化用信號使用，因此在所有級的OUTB信號變?yōu)橛行r，各觸發(fā)器的QB信號為無效。液晶顯示裝置3r的驅動方法如圖56、57所示，僅通過將CMIl和CMI2信號的相位從相同(圖56)錯開半個周期(圖57)，就能夠將極性信號POL的周期從IH切換到2H，且從最初的幀起對各像素行適當?shù)剡M行CC驅動。
在液晶顯示裝置3r中，使用上述實施方式記載的觸發(fā)器，因此能夠將G-Cs驅動器小型化。另外，在顯示最初的幀之前在所有像素同時寫入同電位(例如Vcom)，因此能夠使顯示最初的幀之前的畫面紊亂消失。另外，在向所有像素寫入同電位時也同時執(zhí)行移位寄存器的初始化(各級的觸發(fā)器的初始化)，因此與分別進行向所有像素寫入同電位和觸發(fā)器的初始化的現(xiàn)有的液晶顯示裝置相比，能夠快速地完成顯示準備。另外，能夠從最初的幀起對各像素行適當?shù)剡M行CC驅動，因此也能夠消除以往CC驅動中能夠看到的最初的幀的畫面紊亂(橫條紋狀的不均)。而且，將AONB信號作為移位寄存器的初始化用信號使用，因此能夠將G-CsD的電路結構簡化(小型化)。而且，僅通過對CS反轉信號CMIl和CMI2信號各自的相位進行控制，就能夠將極性信號POL的周期從IH切換到2H，也能夠消除此時的畫面紊亂。也能夠將液晶顯示裝置3r的G-CsD變更為如圖67所示的結構。圖67的液晶顯示裝置3s，將液晶顯示裝置3e(參照圖4 的移位寄存器SR所含的觸發(fā)器變更為圖65的結構，進一步除去INITB信號的輸入。在液晶顯示裝置3s的移位寄存器中，將AONB信號作為移位寄存器的初始化用信號使用，因此在所有級的OUTB信號變?yōu)橛行r，各觸發(fā)器的QB 信號為無效。液晶顯示裝置3s的驅動方法如圖59、60所示，僅通過將CMIl和CMI2信號的相位從相同(圖59)錯開半個周期(圖60)，就能夠將極性信號POL的周期從IH切換到2H，且從最初的幀起對各像素行適當?shù)剡M行CC驅動。在液晶顯示裝置3s中，能夠獲得與液晶顯示裝置3r同樣的效果，而且，在G-Cs驅動器內(nèi)不需要NOR電路、OR電路，因此能夠進一步小型化。也能夠變更液晶顯示裝置3k(參照圖64)的移位寄存器SR的結構，采用如圖68 所示的液晶顯示裝置3t所示的結構。圖69是表示液晶顯示裝置3t所含的移位寄存器的 i級SRi的結構的電路圖。如圖69所示，移位寄存器的各級包括具有SB端子、RB端子和 INITB端子的各實施方式的觸發(fā)器FF ；模擬開關ASW5、ASW6 ；ONB端子；和CKB端子，觸發(fā)器 FF的Q端子與模擬開關ASW5的P溝道側柵極和模擬開關ASW6的N溝道側柵極連接，QB端子與模擬開關ASW5的N溝道側柵極和模擬開關ASW6的P溝道側柵極連接，作為該級的輸出端子的OUTB端子、模擬開關ASW5的一個導通電極和模擬開關ASW6的一個導通電極連接， 模擬開關ASW5的另一個導通電極、ONB端子和INITB端子連接，模擬開關ASW6的另一個導通電極和時鐘信號輸入用的CKB端子連接。另外，在移位寄存器SR中，本級的OUTB端子與下一級的SB端子連接，下一級的 OUTB端子與本級的RB端子連接。另外，在柵極驅動器GD中，奇數(shù)級的CKB端子和偶數(shù)級的 CKB端子與不同的GCK線(供給GCK的線)連接。液晶顯示裝置3t的驅動方法如圖63所示，在液晶顯示裝置3t也能夠獲得與液晶顯示裝置3k (參照圖64)相同的效果。另外，上述柵極驅動器、源極驅動器或柵極-Cs驅動器，也可以與顯示部的像素電路形成在單片(Monolithic)上(同一基板上)。另外，在液晶顯示裝置3d、3e(參照圖37、42)中，也可以如圖70(a)所示構成移位寄存器的觸發(fā)器。圖70 (a)的FF212，在圖3的FF201的基礎上，將p5(置位晶體管)的源極與INITB端子連接，將RB端子僅與p7的柵極和n8的柵極連接，將ρ6的漏極與VDD連接。圖70(b)表示FF212的動作時序圖，圖70(c)表示FF212的真值表。在觸發(fā)器FF212中，在 INITB端子為有效(Low)的期間SB信號為有效(Low)且RB信號為有效(Low)的情況下，Q 信號為Low且QB信號為High (無效)。另外，在液晶顯示裝置3d、3e中，也可以如圖71 (a) 所示構成移位寄存器的觸發(fā)器。即，圖71 (a)的FF213，在圖3的FF201中加上溝道晶體管 nT，將ηΤ的柵極與INTB端子連接，將ηΤ的漏極與ρ5(置位晶體管)的源極連接，將ηΤ的源極與RB端子連接。圖71 (b)表示FF213的真值表。另外，在液晶顯示裝置3d、3e的驅動中，可以如圖50所示，將AONB信號在同時選擇期間的中途變?yōu)闊o效(High)，另外，也可以如圖73所示，使INITB信號在AONB信號變?yōu)橛行?Low)后且變?yōu)闊o效(High)前為有效(Low)，另外，也可以如圖74所示，使INITB信號在AONB信號從有效(Low)變?yōu)闊o效(High)后為有效(Low)。本發(fā)明的觸發(fā)器的特征在于，包括由P溝道的第一晶體管和N溝道的第二晶體管的柵極端子彼此連接且漏極端子彼此連接而得的第一 CMOS電路；由P溝道的第三晶體管和 N溝道的第四晶體管的柵極端子彼此連接且漏極端子彼此連接而得的第二 CMOS電路；多個輸入端子；以及第一輸出端子和第二輸出端子，第一 CMOS電路的柵極側、第二 CMOS電路的漏極側和第一輸出端子連接，并且第二 CMOS電路的柵極側、第一 CMOS電路的漏極側和第二輸出端子連接，上述觸發(fā)器具有柵極端子和源極端子分別與不同的輸入端子連接的輸入晶體管。另外，上述輸入晶體管的漏極端子，直接或經(jīng)由中繼晶體管與第一輸出端子連接。在本申請中，將晶體管(P溝道或N溝道)所具有的兩個導通電極中的輸出側稱為漏極端子。根據(jù)上述結構，即使不設置現(xiàn)有技術所需的優(yōu)先決定電路，也能夠在輸入到上述不同的輸入端子的信號各自同時有效時使某一個優(yōu)先而進行輸出。由此，實現(xiàn)觸發(fā)器的小型化。在本觸發(fā)器中，也能夠構成為上述輸入晶體管是P溝道晶體管，該輸入晶體管的源極端子與在無效時為第一電位且在有效時為低于第一電位的第二電位的信號的輸入端子連接。在本觸發(fā)器中，也能夠構成為上述輸入晶體管是N溝道晶體管，該輸入晶體管的源極端子與在有效時為第一電位且在無效時為低于第一電位的第二電位的信號的輸入端子連接。在本觸發(fā)器中，也能夠構成為上述多個輸入端子包括置位用信號的輸入端子和復位用信號的輸入端子，上述輸入晶體管是柵極端子與置位用信號的輸入端子連接且源極端子與復位用信號的輸入端子連接的置位晶體管。在本觸發(fā)器中，也能夠構成為上述多個輸入端子還包含初始化用信號的輸入端子，該初始化用信號的輸入端子與第一晶體管至第四晶體管中的任一個的源極端子連接。在本觸發(fā)器中，也能夠構成為包括復位晶體管，該復位晶體管的柵極端子與復位用信號的輸入端子連接，源極端子與第一電源線連接，并且漏極端子與第二輸出端子連接。在本觸發(fā)器中，也能夠構成為包括柵極端子與復位用信號的輸入端子連接、源極端子與第二電源線連接且漏極端子與第二晶體管的源極端子連接的釋放晶體管，和柵極端子與置位用信號的輸入端子連接、源極端子與第二電源線連接且漏極端子與第四晶體管的源極端子連接的釋放晶體管中的至少一個。在本觸發(fā)器中，也能夠構成為包括復位晶體管，該復位晶體管的柵極端子與復位用信號的輸入端子連接，源極端子與第二電源線連接，并且漏極端子與第二輸出端子連接。在本觸發(fā)器中，也能夠構成為包括柵極端子與復位用信號的輸入端子連接、源極端子與第一電源線連接且漏極端子與第一晶體管的源極端子連接的釋放晶體管，和柵極端子與置位用信號的輸入端子連接、源極端子與第一電源線連接且漏極端子與第三晶體管的源極端子連接的釋放晶體管中的至少一個。在本觸發(fā)器中，也能夠構成為上述多個輸入端子包括置位用信號的輸入端子和復位用信號的輸入端子，上述輸入晶體管是柵極端子與復位用信號的輸入端子連接且源極端子與置位用信號的輸入端子連接的置位晶體管。在本觸發(fā)器中，也能夠構成為上述多個輸入端子還包括初始化用信號的輸入端子，該初始化用信號的輸入端子與第一晶體管至第四晶體管中的任一個的源極端子連接。在本觸發(fā)器中，也能夠構成為包括置位晶體管，該復位晶體管的柵極端子與置位用信號的輸入端子連接，源極端子與第一電源線連接，并且漏極端子與第二輸出端子連接。在本觸發(fā)器中，也能夠構成為包括柵極端子與置位用信號的輸入端子連接、源極端子與第二電源線連接且漏極端子與第二晶體管的源極端子連接的釋放晶體管，和柵極端子與復位用信號的輸入端子連接、源極端子與第二電源線連接且漏極端子與第四晶體管的源極端子連接的釋放晶體管中的至少一個。在本觸發(fā)器中，也能夠構成為包括置位晶體管，該置位晶體管的柵極端子與置位用信號的輸入端子連接，源極端子與第二電源線連接，并且漏極端子與第二輸出端子連接。在本觸發(fā)器中，也能夠構成為包括柵極端子與置位用信號的輸入端子連接、源極端子與第一電源線連接且漏極端子與第一晶體管的源極端子連接的釋放晶體管，和柵極端子與復位用信號的輸入端子連接、源極端子與第一電源線連接且漏極端子與第三晶體管的源極端子連接的釋放晶體管中的至少一個。在本觸發(fā)器中，也能夠構成為包括由P溝道的第一晶體管和N溝道的第二晶體管的柵極端子彼此連接且漏極端子彼此連接而得的第一 CMOS電路；由P溝道的第三晶體管和N溝道的第四晶體管的柵極端子彼此連接且漏極端子彼此連接而得的第二CMOS電路；多個輸入端子；以及第一輸出端子和第二輸出端子，第一 CMOS電路的柵極側、第二 CMOS電路的漏極側和第一輸出端子連接，并且第二 CMOS電路的柵極側、第一 CMOS電路的漏極側和第二輸出端子連接，上述第一晶體管至第四晶體管包括源極端子與上述多個輸入端子的一個連接的輸入晶體管。在本觸發(fā)器中，也能夠構成為上述輸入晶體管是P溝道晶體管，該輸入晶體管的源極端子與在無效時為第一電位且在有效時為低于第一電位的第二電位的信號的輸入端子連接。在本觸發(fā)器中，也能夠構成為上述輸入晶體管是N溝道晶體管，該輸入晶體管的源極端子與在有效時為第一電位且在無效時為低于第一電位的第二電位的信號的輸入端子連接。在本觸發(fā)器中，也能夠構成為上述第一晶體管至第四晶體管包括多個輸入晶體管。在本觸發(fā)器中，也能夠構成為上述第一晶體管至第四晶體管包括源極端子與置位用信號的輸入端子連接的輸入晶體管；和源極端子與復位用信號的輸入端子連接的輸
40入晶體管。在本觸發(fā)器中，也能夠構成為上述第一晶體管至第四晶體管還包括源極端子與初始化用信號的輸入端子連接的輸入晶體管。本移位寄存器的特征在于，包括上述觸發(fā)器。本顯示驅動電路的特征在于，包括上述觸發(fā)器。本顯示裝置的特征在于，包括上述觸發(fā)器。本顯示面板的特征在于，單片地形成有上述顯示驅動電路和像素電路。本移位寄存器的特征在于被用于在規(guī)定的定時進行信號線的同時選擇的顯示驅動電路，各級中包括上述觸發(fā)器；和被輸入同時選擇信號，用該觸發(fā)器的輸出來生成本級的輸出信號的信號生成電路。本移位寄存器也能夠構成為各級的輸出信號，通過上述同時選擇信號的有效化而變?yōu)橛行?，在進行上述同時選擇的期間中為有效，上述觸發(fā)器為置位復位型，并且該觸發(fā)器的輸出在置位用信號和復位用信號均為有效的期間中為無效。本移位寄存器也能夠構成為各級的輸出信號，通過上述同時選擇信號的有效化而變?yōu)橛行?，在進行上述同時選擇的期間中為有效，上述觸發(fā)器包括初始化用端子，并且在初始化用端子為有效的期間，無論其他輸入端子的狀態(tài)如何，該觸發(fā)器的輸出均為無效，上述初始化用端子被輸入同時選擇信號。本移位寄存器也能夠構成為上述信號生成電路具有柵極電路，該柵極電路根據(jù)所輸入的切換信號有選擇地獲取上述同時選擇信號或時鐘并將其作為本級的輸出信號。本顯示驅動電路的特征在于包括上述移位寄存器，上述移位寄存器的各級的輸出信號，通過上述同時選擇信號的有效化而變?yōu)橛行?，在進行上述同時選擇期間中為有效， 上述各級的觸發(fā)器為置位復位型，并且當初始化信號為有效時，無論置位用信號和復位用信號各自是有效還是無效，上述各級的觸發(fā)器的輸出均為無效，上述初始化用信號，在同時選擇結束前為有效，在同時選擇結束后為無效。本顯示驅動電路的特征在于上述顯示驅動電路用于顯示裝置中，該顯示裝置包括經(jīng)由開關元件與數(shù)據(jù)信號線和掃描信號線連接的像素電極，并且對與該像素電極形成電容的保持電容配線供給與寫入到該像素電極的信號電位的極性相應的調制信號，上述顯示驅動電路包括上述移位寄存器。本顯示驅動電路，也能夠構成為與上述移位寄存器的各級對應地各設置有一個保持電路，并且各保持電路被輸入保持對象信號，當本級中生成的控制信號為有效時，與本級對應的保持電路獲取上述保持對象信號并將其保持，將本級的輸出信號供給到與和本級對應的像素連接的掃描信號線，并且將與本級對應的保持電路的輸出作為上述調制信號供給到與和本級的前一級對應的像素的像素電極形成電容的保持電容配線。本顯示驅動電路，也能夠構成為與上述移位寄存器的各級對應地各設置有一個保持電路，并且各保持電路被輸入保持對象信號，當一級中生成的控制信號為有效時，與該級對應的保持電路獲取上述保持對象信號并將其保持，將一個保持電路的輸出作為上述調制信號供給到保持電容配線，各級中生成的控制信號，在顯示視頻的最初的垂直掃描期間前變?yōu)橛行?。本顯示驅動電路，也能夠構成為使供給到上述數(shù)據(jù)信號線的信號電位的極性按每多個水平掃描期間反轉。本顯示驅動電路，也能夠構成為與上述移位寄存器的各級對應地各設置有一個保持電路，并且各保持電路被輸入保持對象信號，本級的輸出信號和本級的后一級的輸出信號被輸入邏輯電路，并且當該邏輯電路的輸出變?yōu)橛行r，與本級對應的保持電路獲取上述保持對象信號并將其保持，將本級的輸出信號供給到與和本級對應的像素連接的掃描信號線，并且將與本級對應的保持電路的輸出作為上述調制信號供給到與和本級對應的像素的像素電極形成電容的保持電容配線，使輸入到多個保持電路的保持對象信號的相位， 與輸入到其它的多個保持電路的保持對象信號的相位不同。本顯示驅動電路，也能夠構成為與上述移位寄存器的各級對應地各設置有一個保持電路，并且各保持電路被輸入保持對象信號，當本級中生成的控制信號變?yōu)橛行r，與本級對應的保持電路獲取上述保持對象信號并將其保持，將本級的輸出信號供給到與和本級對應的像素連接的掃描信號線，并且將與本級對應的保持電路的輸出作為上述調制信號供給到與本級的前一級對應的像素的像素電極形成電容的保持電容配線，使輸入到多個保持電路的保持對象信號的相位，與輸入到其它的多個保持電路的保持對象信號的相位不同。本顯示驅動電路，也能夠構成為在使供給到上述數(shù)據(jù)信號線的信號電位的極性按每η個水平掃描期間反轉的模式、和使供給到數(shù)據(jù)信號線的信號電位的極性按每m個水平掃描期間反轉的模式間切換，其中，η為自然數(shù)，m為不同于η的自然數(shù)。本顯示驅動電路，也能夠構成為輸入到屬于第一組的各保持電路的保持對象信號的相位、和輸入到屬于第二組的各保持電路的保持對象信號的相位，根據(jù)各模式設定。本發(fā)明并不限定于上述實施方式，基于公知技術和技術常識對上述實施方式進行適當變更而得的方式和將它們組合而得的方式均包含在本發(fā)明的實施方式中。另外，各實施方式所記載的作用效果等也只是例示而已。工業(yè)上的可利用性本發(fā)明的觸發(fā)器和具有該觸發(fā)器的移位寄存器，例如適用于液晶顯示裝置。附圖符號說明FF 觸發(fā)器ST 置位晶體管(輸入晶體管)RT 復位晶體管(輸入晶體管)LRT 鎖存解除晶體管LC 鎖存電路SR 移位寄存器SRn 移位寄存器的η級DCC 顯示控制電路⑶ 柵極驅動器SD 源極驅動器G-CsD柵極-Cs驅動器DAR 顯示部Gn 掃描信號線
CSn 保持電容配線PIXn 像素CSLn D鎖存電路POL (數(shù)據(jù))極性信號CMIl CMI2CS 反轉信號ASffl ASW asw模擬開關3a 3k 3r、3s、3t 液晶顯示裝置
權利要求
1.一種觸發(fā)器，其特征在于，包括由P溝道的第一晶體管和N溝道的第二晶體管的柵極端子彼此連接且漏極端子彼此連接而得的第一 CMOS電路；由P溝道的第三晶體管和N溝道的第四晶體管的柵極端子彼此連接且漏極端子彼此連接而得的第二 CMOS電路；多個輸入端子；以及第一輸出端子和第二輸出端子，第一 CMOS電路的柵極側、第二 CMOS電路的漏極側和第一輸出端子連接，并且第二 CMOS電路的柵極側、第一 CMOS電路的漏極側和第二輸出端子連接，所述觸發(fā)器具有柵極端子和源極端子分別與不同的輸入端子連接的輸入晶體管。
2.如權利要求1所述的觸發(fā)器，其特征在于所述輸入晶體管的漏極端子與第一輸出端子連接。
3.如權利要求1所述的觸發(fā)器，其特征在于所述輸入晶體管是P溝道晶體管，該輸入晶體管的源極端子與在無效時為第一電位且在有效時為低于第一電位的第二電位的信號的輸入端子連接。
4.如權利要求1所述的觸發(fā)器，其特征在于所述輸入晶體管是N溝道晶體管，該輸入晶體管的源極端子與在有效時為第一電位且在無效時為低于第一電位的第二電位的信號的輸入端子連接。
5.如權利要求2所述的觸發(fā)器，其特征在于所述多個輸入端子包括置位用信號的輸入端子和復位用信號的輸入端子，所述輸入晶體管是柵極端子與置位用信號的輸入端子連接且源極端子與復位用信號的輸入端子連接的置位晶體管。
6.如權利要求2所述的觸發(fā)器，其特征在于所述多個輸入端子還包括初始化用信號的輸入端子，該初始化用信號的輸入端子與第一晶體管至第四晶體管中的任一個的源極端子連接。
7.如權利要求5所述的觸發(fā)器，其特征在于包括復位晶體管，該復位晶體管的柵極端子與復位用信號的輸入端子連接，源極端子與第一電源線連接，并且漏極端子與第二輸出端子連接。
8.如權利要求5所述的觸發(fā)器，其特征在于包括柵極端子與復位用信號的輸入端子連接、源極端子與第二電源線連接且漏極端子與第二晶體管的源極端子連接的釋放晶體管，和柵極端子與置位用信號的輸入端子連接、 源極端子與第二電源線連接且漏極端子與第四晶體管的源極端子連接的釋放晶體管中的至少一個。
9.如權利要求5所述的觸發(fā)器，其特征在于包括復位晶體管，該復位晶體管的柵極端子與復位用信號的輸入端子連接，源極端子與第二電源線連接，并且漏極端子與第二輸出端子連接。
10.如權利要求9所述的觸發(fā)器，其特征在于包括柵極端子與復位用信號的輸入端子連接、源極端子與第一電源線連接且漏極端子與第一晶體管的源極端子連接的釋放晶體管，和柵極端子與置位用信號的輸入端子連接、 源極端子與第一電源線連接且漏極端子與第三晶體管的源極端子連接的釋放晶體管中的至少一個。
11.如權利要求2所述的觸發(fā)器，其特征在于所述多個輸入端子包括置位用信號的輸入端子和復位用信號的輸入端子，所述輸入晶體管是柵極端子與復位用信號的輸入端子連接且源極端子與置位用信號的輸入端子連接的復位晶體管。
12.如權利要求11所述的觸發(fā)器，其特征在于所述多個輸入端子還包括初始化用信號的輸入端子，該初始化用信號的輸入端子與第一晶體管至第四晶體管中的任一個的源極端子連接。
13.如權利要求11所述的觸發(fā)器，其特征在于包括置位晶體管，該置位晶體管的柵極端子與置位用信號的輸入端子連接，源極端子與第一電源線連接，并且漏極端子與第二輸出端子連接。
14.如權利要求13所述的觸發(fā)器，其特征在于包括柵極端子與置位用信號的輸入端子連接、源極端子與第二電源線連接且漏極端子與第二晶體管的源極端子連接的釋放晶體管，和柵極端子與復位用信號的輸入端子連接、 源極端子與第二電源線連接且漏極端子與第四晶體管的源極端子連接的釋放晶體管中的至少一個。
15.如權利要求11所述的觸發(fā)器，其特征在于包括置位晶體管，該置位晶體管的柵極端子與置位用信號的輸入端子連接，源極端子與第二電源線連接，并且漏極端子與第二輸出端子連接。
16.如權利要求15所述的觸發(fā)器，其特征在于包括柵極端子與置位用信號的輸入端子連接、源極端子與第一電源線連接且漏極端子與第一晶體管的源極端子連接的釋放晶體管，和柵極端子與復位用信號的輸入端子連接、 源極端子與第一電源線連接且漏極端子與第三晶體管的源極端子連接的釋放晶體管中的至少一個。
17.—種觸發(fā)器，其特征在于，包括由P溝道的第一晶體管和N溝道的第二晶體管的柵極端子彼此連接且漏極端子彼此連接而得的第一 CMOS電路；由P溝道的第三晶體管和N溝道的第四晶體管的柵極端子彼此連接且漏極端子彼此連接而得的第二 CMOS電路；多個輸入端子；以及第一輸出端子和第二輸出端子，第一 CMOS電路的柵極側、第二 CMOS電路的漏極側和第一輸出端子連接，并且第二 CMOS電路的柵極側、第一 CMOS電路的漏極側和第二輸出端子連接，所述第一晶體管至第四晶體管包括源極端子與所述多個輸入端子的一個連接的輸入晶體管。
18.如權利要求17所述的觸發(fā)器，其特征在于所述輸入晶體管是P溝道晶體管，該輸入晶體管的源極端子與在無效時為第一電位且在有效時為低于第一電位的第二電位的信號的輸入端子連接。
19.如權利要求17所述的觸發(fā)器，其特征在于所述輸入晶體管是N溝道晶體管，該輸入晶體管的源極端子與在有效時為第一電位且在無效時為低于第一電位的第二電位的信號的輸入端子連接。
20.如權利要求17所述的觸發(fā)器，其特征在于所述第一晶體管至第四晶體管包括多個輸入晶體管。
21.如權利要求20所述的觸發(fā)器，其特征在于所述第一晶體管至第四晶體管包括源極端子與置位用信號的輸入端子連接的輸入晶體管；和源極端子與復位用信號的輸入端子連接的輸入晶體管。
22.如權利要求21所述的觸發(fā)器，其特征在于所述第一晶體管至第四晶體管還包括源極端子與初始化用信號的輸入端子連接的輸入晶體管。
23.—種移位寄存器，其特征在于包括權利要求1至22中任一項所述的觸發(fā)器。
24.—種顯示驅動電路，其特征在于包括權利要求1至22中任一項所述的觸發(fā)器。
25.—種顯示裝置，其特征在于包括權利要求1至22中任一項所述的觸發(fā)器。
26.—種顯示面板，其特征在于單片地形成有權利要求M所述的顯示驅動電路和像素電路。
27.—種移位寄存器，其特征在于被用于在規(guī)定的定時進行信號線的同時選擇的顯示驅動電路，各級中包括權利要求 1所述的觸發(fā)器；和被輸入同時選擇信號，用該觸發(fā)器的輸出來生成本級的輸出信號的信號生成電路。
28.如權利要求27所述的移位寄存器，其特征在于各級的輸出信號，通過所述同時選擇信號的有效化而變?yōu)橛行?，在進行所述同時選擇的期間中為有效，所述觸發(fā)器為置位復位型，并且其輸出在置位用信號和復位用信號均為有效的期間中為無效。
29.如權利要求27所述的移位寄存器，其特征在于各級的輸出信號，通過所述同時選擇信號的有效化而變?yōu)橛行?，在進行所述同時選擇的期間中為有效，所述觸發(fā)器包括初始化用端子，并且在初始化用端子為有效的期間，無論其他輸入端子的狀態(tài)如何，該觸發(fā)器的輸出均為無效，所述初始化用端子被輸入同時選擇信號。
30.如權利要求27所述的移位寄存器，其特征在于所述信號生成電路具有柵極電路，該柵極電路根據(jù)所輸入的切換信號有選擇地獲取所述同時選擇信號或時鐘并將其作為本級的輸出信號。
31.一種顯示驅動電路，其特征在于包括權利要求27的移位寄存器，所述移位寄存器的各級的輸出信號，通過所述同時選擇信號的有效化而變?yōu)橛行?，在進行所述同時選擇的期間中為有效，所述各級的觸發(fā)器為置位復位型，并且當初始化用信號為有效時，無論置位用信號和復位用信號各自是有效還是無效，所述各級的觸發(fā)器的輸出均為無效，所述初始化用信號，在同時選擇結束前為有效，在同時選擇結束后為無效。
32.—種顯示驅動電路，其特征在于所述顯示驅動電路用于顯示裝置中，該顯示裝置包括經(jīng)由開關元件與數(shù)據(jù)信號線和掃描信號線連接的像素電極，并且對與該像素電極形成電容的保持電容配線供給與寫入該像素電極的信號電位的極性相應的調制信號，所述顯示驅動電路包括權利要求23所述的移位寄存器。
33.如權利要求32所述的顯示驅動電路，其特征在于與所述移位寄存器的各級對應地各設置有一個保持電路，并且各保持電路被輸入保持對象信號，當本級中生成的控制信號變?yōu)橛行r，與本級對應的保持電路獲取所述保持對象信號并將其保持，將本級的輸出信號供給到與和本級對應的像素連接的掃描信號線，并且將與本級對應的保持電路的輸出作為所述調制信號供給到與和本級的前一級對應的像素的像素電極形成電容的保持電容配線。
34.如權利要求32所述的顯示驅動電路，其特征在于與所述移位寄存器的各級對應地各設置有一個保持電路，并且各保持電路被輸入保持對象信號，當一級中生成的控制信號為有效時，與該級對應的保持電路獲取所述保持對象信號并將其保持，將一個保持電路的輸出作為所述調制信號供給到保持電容配線，各級中生成的控制信號，在顯示視頻的最初的垂直掃描期間前變?yōu)橛行А?br> 35.如權利要求32所述的顯示驅動電路，其特征在于使供給到所述數(shù)據(jù)信號線的信號電位的極性按每多個水平掃描期間反轉。
36.如權利要求35所述的顯示驅動電路，其特征在于與所述移位寄存器的各級對應地各設置有一個保持電路，并且各保持電路被輸入保持對象信號，本級的輸出信號和本級的后一級的輸出信號被輸入到邏輯電路，并且當該邏輯電路的輸出變?yōu)橛行r，與本級對應的保持電路獲取所述保持對象信號并將其保持，將本級的輸出信號供給到與和本級對應的像素連接的掃描信號線，并且將與本級對應的保持電路的輸出作為所述調制信號供給到與和本級對應的像素的像素電極形成電容的保持電容配線，使輸入到多個保持電路的保持對象信號的相位，與輸入到其它的多個保持電路的保持對象信號的相位不同。
37.如權利要求35所述的顯示驅動電路，其特征在于與所述移位寄存器的各級對應地各設置有一個保持電路，并且各保持電路被輸入保持對象信號，當本級中生成的控制信號變?yōu)橛行r，與本級對應的保持電路獲取所述保持對象信號并將其保持，將本級的輸出信號供給到與和本級對應的像素連接的掃描信號線，并且將與本級對應的保持電路的輸出作為所述調制信號供給到與和本級的前一級對應的像素的像素電極形成電容的保持電容配線，使輸入到多個保持電路的保持對象信號的相位，與輸入到其它的多個保持電路的保持對象信號的相位不同。
38.如權利要求36或37所述的顯示驅動電路，其特征在于在使供給到所述數(shù)據(jù)信號線的信號電位的極性按每η個水平掃描期間反轉的模式、和使供給到數(shù)據(jù)信號線的信號電位的極性按每m個水平掃描期間反轉的模式間切換，其中，η 為自然數(shù)，m為不同于η的自然數(shù)。
39.如權利要求38所述的顯示驅動電路，其特征在于輸入到屬于第一組的各保持電路的保持對象信號的相位、和輸入到屬于第二組的各保持電路的保持對象信號的相位，根據(jù)各模式設定。
全文摘要
一種觸發(fā)器，包括由P溝道的第一晶體管和N溝道的第二晶體管的柵極端子彼此連接且漏極端子彼此連接而得的第一CMOS電路；由P溝道的第三晶體管和N溝道的第四晶體管的柵極端子彼此連接且漏極端子彼此連接而得的第二CMOS電路；多個輸入端子；以及第一輸出端子和第二輸出端子，第一CMOS電路的柵極側、第二CMOS電路的漏極側和第一輸出端子連接，并且第二CMOS電路的柵極側、第一CMOS電路的漏極側和第二輸出端子連接，上述第一晶體管至第四晶體管包括源極端子與上述多個輸入端子的一個連接的輸入晶體管。根據(jù)上述結構，能夠實現(xiàn)觸發(fā)器的小型化。
文檔編號G02F1/133GK102460971SQ201080026980
公開日2012年5月16日 申請日期2010年3月26日 優(yōu)先權日2009年6月17日
發(fā)明者佐佐木寧, 古田成, 山口尚宏, 村上祐一郎, 橫山真 申請人:夏普株式會社