D型觸發(fā)器及時(shí)鐘生成電路的制作方法
【專利說(shuō)明】D型觸發(fā)器及時(shí)鐘生成電路
[0001]本申請(qǐng)基于2014年6月4日提出申請(qǐng)的日本國(guó)專利申請(qǐng)第2014 — 116109號(hào)主張優(yōu)先權(quán)，這里引用其全部?jī)?nèi)容。
技術(shù)領(lǐng)域
[0002]本發(fā)明的實(shí)施方式涉及D型觸發(fā)器及時(shí)鐘生成電路。
【背景技術(shù)】
[0003]以往，有能夠輸出不同時(shí)鐘頻率的時(shí)鐘的時(shí)鐘生成電路。這樣的時(shí)鐘生成電路例如能夠?qū)νㄟ^切換時(shí)鐘而改變處理速度的模組等切換時(shí)鐘并供給。在這樣的時(shí)鐘生成電路中，有采用具有旁路功能的時(shí)鐘分頻電路的結(jié)構(gòu)。具有旁路功能的時(shí)鐘分頻電路將PLL電路等的時(shí)鐘脈沖供給源的輸出原樣輸出或分頻后輸出。例如，具有旁路功能的時(shí)鐘分頻電路由對(duì)PLL電路的輸出進(jìn)行分頻的計(jì)數(shù)器、和對(duì)計(jì)數(shù)器輸出和PLL輸出進(jìn)行切換的多路調(diào)制器構(gòu)成。
[0004]計(jì)數(shù)器的輸出在通過計(jì)數(shù)器的最終段的D型觸發(fā)器或被配置在計(jì)數(shù)器的緊接著之后的D型觸發(fā)器(以下，將它們稱作最終段的D型觸發(fā)器)而進(jìn)行定時(shí)校準(zhǔn)后，被向多路調(diào)制器供給。即，在將PLL電路的輸出經(jīng)由多路調(diào)制器直接輸出的旁路模式時(shí)和經(jīng)由計(jì)數(shù)器分頻并輸出的分頻模式時(shí)，時(shí)鐘延時(shí)(clock latency)相差最終段的D型觸發(fā)器的延遲量。
[0005]此外，在通常的數(shù)字電路設(shè)計(jì)中，最終段的D型觸發(fā)器及多路調(diào)制器由標(biāo)準(zhǔn)單元構(gòu)成。因此，根據(jù)各單元彼此的物理距離，在分頻時(shí)和旁路時(shí)時(shí)鐘延時(shí)也不同。此外，嚴(yán)格地講，因多路調(diào)制器的輸入針(pin)不同，多路調(diào)制器內(nèi)部的延遲也雖然較小但存在不同。
[0006]如果這樣的時(shí)鐘延時(shí)不同的時(shí)鐘被供給到模組，則在模組中有定時(shí)控制變困難的情況。另外，通過將最終段的D型觸發(fā)器及多路調(diào)制器的各標(biāo)準(zhǔn)單元彼此在布局上接近配置、或做成I個(gè)定制單元，能夠使延時(shí)變小，但不能將由最終段的D型觸發(fā)器的延遲量帶來(lái)的延時(shí)差消除。

【發(fā)明內(nèi)容】

[0007]本發(fā)明的目的是提供一種在旁路模式時(shí)和分頻模式時(shí)不發(fā)生時(shí)鐘延時(shí)的D型觸發(fā)器及時(shí)鐘生成電路。
[0008]技術(shù)方案提供一種D型觸發(fā)器，數(shù)據(jù)輸入被輸入到具有第I保持電路的主鎖存器，從具有第2保持電路的副鎖存器輸出數(shù)據(jù)輸出，其特征在于，具備:傳輸元件，構(gòu)成在上述副鎖存器中，基于時(shí)鐘信號(hào)取得上述第I保持電路的輸出并向第I節(jié)點(diǎn)輸出；第I保持電路構(gòu)成元件，構(gòu)成在上述第I保持電路中，受控制信號(hào)控制，在第I模式時(shí)作為構(gòu)成上述第I保持電路的元件發(fā)揮功能，并且在第2模式時(shí)輸出被固定，經(jīng)由上述傳輸元件輸出用來(lái)對(duì)上述第I節(jié)點(diǎn)賦予一方邏輯值的輸出?’第2保持電路構(gòu)成元件，構(gòu)成在對(duì)在上述第I節(jié)點(diǎn)呈現(xiàn)的信號(hào)進(jìn)行保持的上述第2保持電路中，受上述控制信號(hào)控制，在上述第I模式時(shí)作為構(gòu)成上述第2保持電路的元件發(fā)揮功能，并且在上述第2模式時(shí)輸出被固定，基于上述時(shí)鐘信號(hào)將另一方邏輯值的輸出向上述第I節(jié)點(diǎn)輸出。
[0009]此外，技術(shù)方案提供一種時(shí)鐘生成電路，具備:時(shí)鐘脈沖產(chǎn)生電路，產(chǎn)生時(shí)鐘信號(hào)；分頻電路，將上述時(shí)鐘脈沖產(chǎn)生電路產(chǎn)生的上述時(shí)鐘信號(hào)分頻并輸出；上述D型觸發(fā)器；上述D型觸發(fā)器能夠?qū)⑸鲜龇诸l電路的輸出輸出。
[0010]根據(jù)技術(shù)方案，能夠提供一種在旁路模式時(shí)和分頻模式時(shí)不發(fā)生時(shí)鐘延時(shí)的D型觸發(fā)器及時(shí)鐘生成電路。
【附圖說(shuō)明】
[0011]圖1是表示組裝到有關(guān)本發(fā)明的第I實(shí)施方式的時(shí)鐘生成電路中的D型觸發(fā)器的邏輯電路圖。
[0012]圖2A及圖2B是表示生成對(duì)圖1中的各部供給的信號(hào)的各電路的電路圖。
[0013]圖3是表示將圖1、圖2A及圖2B的電路具體地實(shí)現(xiàn)的電路例的電路圖。
[0014]圖4是表示有關(guān)本實(shí)施方式的時(shí)鐘生成電路的塊圖。
[0015]圖5是表TK第I實(shí)施方式的D型觸發(fā)器I的真值表的圖表。
[0016]圖6A?圖6D是表示圖4的時(shí)鐘生成電路的動(dòng)作的時(shí)序圖。
[0017]圖7是表示一般的D型觸發(fā)器的邏輯電路圖。
[0018]圖8是表示將圖7的電路具體地實(shí)現(xiàn)的電路例的電路圖。
[0019]圖9是表示本實(shí)施方式的關(guān)聯(lián)技術(shù)的時(shí)鐘生成電路的塊圖。
[0020]圖1OA?圖1OD是表示圖9的時(shí)鐘生成電路的動(dòng)作的時(shí)序圖。
[0021]圖11是表示本發(fā)明的第2實(shí)施方式的電路圖。
[0022]圖12是表示本發(fā)明的第3實(shí)施方式的電路圖。
【具體實(shí)施方式】
[0023]實(shí)施方式的D型觸發(fā)器是由具有第I保持電路的主鎖存器和具有第2保持電路的副鎖存器構(gòu)成的D型觸發(fā)器,具備:傳輸兀件,構(gòu)成在上述副鎖存器中，基于時(shí)鐘信號(hào)而取得上述第I保持電路的輸出并向第I節(jié)點(diǎn)輸出；第I保持電路構(gòu)成元件，構(gòu)成在上述第I保持電路中，受控制信號(hào)控制，在第I模式時(shí)作為構(gòu)成上述第I保持電路的元件發(fā)揮功能，并且在第2模式時(shí)輸出被固定，經(jīng)由上述傳輸元件對(duì)上述第I節(jié)點(diǎn)賦予一方邏輯值的輸出；第2保持電路構(gòu)成元件，構(gòu)成在將在上述第I節(jié)點(diǎn)呈現(xiàn)的信號(hào)保持的上述第2保持電路中，受上述控制信號(hào)控制，在上述第I模式時(shí)作為構(gòu)成上述第2保持電路的元件發(fā)揮功能，并且在上述第2模式時(shí)輸出被固定，基于上述時(shí)鐘信號(hào)將另一方邏輯值的輸出向上述第I節(jié)點(diǎn)提供。
[0024]以下，參照附圖對(duì)本發(fā)明的實(shí)施方式詳細(xì)地說(shuō)明。
[0025](第I實(shí)施方式)
[0026]圖1是表示組裝到有關(guān)本發(fā)明的第I實(shí)施方式的時(shí)鐘生成電路中的D型觸發(fā)器的邏輯電路圖。圖2A及圖2B是表示生成向圖1中的各部供給的信號(hào)的各電路的電路圖。此夕卜，圖3是表TK將圖1、圖2A及圖2B的電路具體地實(shí)現(xiàn)的電路例的電路圖。圖4是表TK有關(guān)本實(shí)施方式的時(shí)鐘生成電路的塊圖。另外，圖1至圖3的標(biāo)號(hào)111、112、13?15所表示的電路部分中，由相同的標(biāo)號(hào)表示是相同的電路部分。此外，在圖3中，為了圖面的簡(jiǎn)略化，向電源線的連接省略了圖示。
[0027]為了使第I實(shí)施方式的特征變得容易理解，首先，參照?qǐng)D7及圖8，對(duì)作為本實(shí)施方式的關(guān)聯(lián)技術(shù)的一般的D型觸發(fā)器進(jìn)行說(shuō)明。另外，在后述的圖1至圖3的說(shuō)明中，對(duì)于與圖7及圖8相同的構(gòu)成要素賦予相同的標(biāo)號(hào)而省略說(shuō)明。
[0028]圖7是表示一般的D型觸發(fā)器的邏輯電路圖，圖8是表示將圖7的電路具體地實(shí)現(xiàn)的電路例的電路圖。另外，圖7及圖8的標(biāo)號(hào)11?13所表TK的電路部分中，由相同的標(biāo)號(hào)表示是相同的電路部分。此外，在圖8中，為了圖面的簡(jiǎn)略化，向電源線的連接省略了圖
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[0029]在圖7中，將供給到D型觸發(fā)器20中的數(shù)據(jù)輸入D向主鎖存器11內(nèi)的作為時(shí)鐘控制的變換器(clocked inverter)的變換器INGl提供。變換器INGl受向控制端供給的時(shí)鐘cp及其反轉(zhuǎn)時(shí)鐘cp條(以下，記作“/cp”)控制，將數(shù)據(jù)輸入D向主鎖存器11取入。例如，在時(shí)鐘cp是低電平(以下稱作L電平)的情況下，變換器INGl將數(shù)據(jù)輸入D取入，向變換器INVl供給。
[0030]變換器INVl使輸入信號(hào)反轉(zhuǎn)并向作為時(shí)鐘控制的變換器的變換器ING2提供。變換器ING2受供給到控制端的反轉(zhuǎn)時(shí)鐘/cp及時(shí)鐘cp控制，使輸入信號(hào)反轉(zhuǎn)并向變換器INVl提供。例如，在時(shí)鐘cp是高電平(以下稱作H電平)的情況下，變換器ING2將變換器INVl的輸出取入并向變換器INVl輸出。S卩，變換器INV1、ING2作為保持電路發(fā)揮功能，在時(shí)鐘cp的H電平期間中，將數(shù)據(jù)輸入D的正轉(zhuǎn)信號(hào)輸出并保持。
[0031]變換器INVl的輸出被供給到作為傳輸元件的時(shí)鐘控制的變換器即變換器ING3。變換器ING3受供給到控制端的反轉(zhuǎn)時(shí)鐘/cp及時(shí)鐘cp控制，將變換器INVl的輸出向副鎖存器12取入。例如，在時(shí)鐘cp是H電平的情況下，變換器ING3將變換器INVl的輸出取入并向變換器INV2供給。
[0032]變換器INV2使輸入信號(hào)反轉(zhuǎn)并向作為時(shí)鐘控制的變換器的變換器ING4提供。變換器ING4受供給到控制端的時(shí)鐘cp及反轉(zhuǎn)時(shí)鐘/cp控制，使輸入信號(hào)反轉(zhuǎn)并向變換器INV2提供。例如，在時(shí)鐘cp是L電平的情況下，變換器ING4將變換器INV2的輸出取入并向變換器INV2輸出。即，變換器INV2、ING4作為保持電路發(fā)揮功能，在時(shí)鐘cp的L電平期間中，將數(shù)據(jù)輸入D的正轉(zhuǎn)信號(hào)向緩存電路13輸出并保持。
[0033]構(gòu)成緩存電路13的變換器INV3、INV4將輸入的信號(hào)作為數(shù)據(jù)輸出Q輸出。這樣，數(shù)據(jù)輸入D被與時(shí)鐘cp同步地作為數(shù)據(jù)輸出Q輸出。
[0034]在圖8中，在電源端子與基準(zhǔn)電位點(diǎn)之間，串聯(lián)連接著PMOS晶體管Tpl的源極一漏極路徑、PMOS晶體管Tp2的源極一漏極路徑、NMOS晶體管Tnl的漏極一源極路徑、NMOS晶體管Τη2的漏極一源極路徑，由這些晶體管Tpl、Tp2、TnU Τη2構(gòu)成圖7的變換器ING1。對(duì)晶體管Tpl、Tn2的柵極供給數(shù)據(jù)輸入D，分別從控制時(shí)鐘發(fā)生部14對(duì)晶體管Tp2、Tnl的柵極供給時(shí)鐘CP或反轉(zhuǎn)時(shí)鐘/cp。
[0035]控制時(shí)鐘發(fā)生部14被從后述的PL