一種語(yǔ)音數(shù)據(jù)處理和傳輸?shù)姆椒ê脱b置的制造方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種語(yǔ)音數(shù)據(jù)處理和傳輸方法，屬于語(yǔ)音通信、傳輸與處理領(lǐng)域。
【背景技術(shù)】
[0002] 傳統(tǒng)的并行傳輸方式由于走線多、信號(hào)間串?dāng)_大等缺陷，無(wú)法突破自身的速度瓶 頸。由于高速串行數(shù)據(jù)傳輸采用了源同步數(shù)據(jù)傳輸方式，而并行傳輸則因?yàn)楦哳l下時(shí)鐘抖 動(dòng)和偏斜所帶來(lái)的設(shè)計(jì)挑戰(zhàn)，阻礙了并行傳輸頻率的進(jìn)一步提高。所W兩者相比，高速串行 數(shù)據(jù)傳輸系統(tǒng)更適合于現(xiàn)代信息系統(tǒng)的需要?，F(xiàn)在，國(guó)外著名設(shè)計(jì)廠商提出的高速串行傳 輸系統(tǒng)主要由 PCI Express, Rocket 10, SATA, Hype;rTranspo;rt，Rapid 10, InfiniBand 等。
[0003] 在數(shù)據(jù)的板間高速傳輸過(guò)程中，如果使用普通的并行傳輸方式，郝么走線多、信號(hào) 間串?dāng)_大、出錯(cuò)概率高等缺陷就不能避免，也無(wú)法突破速度瓶頸。串行傳輸方式由于將時(shí)鐘 與數(shù)據(jù)合并傳輸，所W能夠克服時(shí)鐘和數(shù)據(jù)的抖動(dòng)問(wèn)題，極大提高傳輸速率，減少芯片外圍 引腳數(shù)量、電磁干擾和功耗，并獲得較佳的信號(hào)完整性，降低了背板開(kāi)發(fā)成本和復(fù)雜度，滿(mǎn) 足高頻率遠(yuǎn)距離的數(shù)據(jù)通信需求，被廣泛地應(yīng)用到各種高速數(shù)據(jù)通信系統(tǒng)設(shè)計(jì)中。
[0004] 當(dāng)前，在VKC總線硬件架構(gòu)設(shè)計(jì)中，高速串行技術(shù)迅速取代傳統(tǒng)的并行傳輸技術(shù) 正成為業(yè)界趨勢(shì)。特別是Xilinx公司在FPGA中推出的Rocket IO收發(fā)器硬核，使得高速 串行能夠帶來(lái)更高的性能、更低的成本和更簡(jiǎn)化的設(shè)計(jì)。
[0005] 語(yǔ)音編碼技術(shù)已有80余年的發(fā)展歷史，經(jīng)歷了由波形編碼、參數(shù)編碼到混合編碼 的發(fā)展過(guò)程。波形編碼具有編碼簡(jiǎn)單、適應(yīng)能力強(qiáng)、語(yǔ)音質(zhì)量好等優(yōu)點(diǎn)，但編碼速率高。參 數(shù)編碼的優(yōu)點(diǎn)是編碼速率低，可W低到2. 4化PS甚至W下，但其合成語(yǔ)音質(zhì)量差，對(duì)環(huán)境噪 聲敏感?；旌暇幋a是結(jié)合W上兩類(lèi)編碼方法發(fā)展起來(lái)的，其典型的代表為碼激勵(lì)線性預(yù)測(cè) 編碼（CELP)、矢量和激勵(lì)線形預(yù)測(cè)編碼（VSECLP)、多帶激勵(lì)編碼（MB巧。目前，國(guó)際語(yǔ)音編 碼標(biāo)準(zhǔn)W及編碼性能等如表1所示。從表中可W看到語(yǔ)音質(zhì)量與編碼速率及帶寬是成正比 的，傳輸帶寬越高，語(yǔ)音質(zhì)量就越好。
[0006]
[0007] 在數(shù)字通信中，語(yǔ)音信號(hào)直接數(shù)字化所需的數(shù)碼率太高，為了提高傳輸和存儲(chǔ)的 效率，充分利用信道容量，必須對(duì)數(shù)字語(yǔ)音信號(hào)進(jìn)行壓縮編碼。由于現(xiàn)有的語(yǔ)音編碼國(guó)際標(biāo) 準(zhǔn)傳輸速率較高，算法較復(fù)雜，開(kāi)發(fā)周期長(zhǎng)；而低速率語(yǔ)音編碼（編解碼速度小于4. 8化PS) 的語(yǔ)音質(zhì)量又大多不能令人滿(mǎn)意（與G. 729語(yǔ)音質(zhì)量相比）。在實(shí)際應(yīng)用中，由于信道擴(kuò)展 難、質(zhì)量差，在送種情況下低速率語(yǔ)音編碼極具吸引力。而隨著數(shù)字通信業(yè)務(wù)的發(fā)展，高質(zhì) 量的低速率語(yǔ)音編碼技術(shù)成為研究的熱點(diǎn)，它將在保密通信、語(yǔ)音郵件、網(wǎng)絡(luò)通信、IP電話(huà) 等領(lǐng)域有廣泛的應(yīng)用前景。因此，亟需一種能滿(mǎn)足窄帶、低速語(yǔ)音通信系統(tǒng)的要求的語(yǔ)音處 理和傳輸?shù)难b置和方法。

【發(fā)明內(nèi)容】

[0008] 本發(fā)明的技術(shù)解決問(wèn)題是；為了滿(mǎn)足窄帶、低速、點(diǎn)對(duì)點(diǎn)雙向語(yǔ)音傳輸?shù)囊螅赩PX總線硬件架構(gòu)上，提供一種語(yǔ)音數(shù)據(jù)處理和傳輸?shù)难b置和方法。
[0009] 本發(fā)明的技術(shù)解決方案是；一種語(yǔ)音數(shù)據(jù)處理和傳輸?shù)难b置，由發(fā)送終端和接收 終端組成，發(fā)送終端包括語(yǔ)音AD/DA芯片、FPGA核必處理器和聲碼器，F(xiàn)PGA核必處理器包括 FPGA控制器、校驗(yàn)?zāi)K、FIFO緩存模塊、預(yù)處理模塊和串行發(fā)送模塊，所述的FPGA控制器對(duì) 聲碼器和語(yǔ)音AD/DA芯片實(shí)現(xiàn)配置和控制，所述的聲碼器對(duì)語(yǔ)音AD/DA芯片輸出的音頻數(shù) 據(jù)進(jìn)行采樣和編碼，所述的校驗(yàn)?zāi)K對(duì)聲碼器編碼得到的channelpacket,進(jìn)行解串處理 后對(duì)channelpacket的包頭、類(lèi)型和數(shù)據(jù)長(zhǎng)度進(jìn)行校驗(yàn)，提取channelpacket中的有效數(shù) 據(jù)，所述的FIFO緩存模塊對(duì)有效數(shù)據(jù)進(jìn)行緩存，所述的預(yù)處理模塊判斷FIFO緩存模塊中的 有效數(shù)據(jù)是否滿(mǎn)足發(fā)送條件，若滿(mǎn)足則在有效數(shù)據(jù)前增加控制碼、標(biāo)識(shí)符和頓同步字后發(fā) 送到接收終端，否則發(fā)送空頓，所述的串行發(fā)送模塊將并行的有效數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，完 成數(shù)據(jù)頓的發(fā)送功能；
[0010] 所述的接收終端包括語(yǔ)音AD/DA芯片、FPGA核必處理器和聲碼器，F(xiàn)PGA核必處理 器包括FPGA控制器、串行接收模塊、有效數(shù)據(jù)判斷模塊、FIFO緩存模塊和有效數(shù)據(jù)后處理 模塊，所述的串行接收模塊接收發(fā)送終端發(fā)送的數(shù)據(jù)頓，將串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)輸出， 所述的有效數(shù)據(jù)判斷模塊對(duì)發(fā)送終端發(fā)送的數(shù)據(jù)頓進(jìn)行判斷，提取數(shù)據(jù)頓中的有效數(shù)據(jù)緩 存到FIFO緩存模塊中，所述的有效數(shù)據(jù)后處理模塊對(duì)FIFO緩存模塊中的有效數(shù)據(jù)長(zhǎng)度進(jìn) 行判斷，若數(shù)據(jù)長(zhǎng)度滿(mǎn)足要求，且接收終端聲碼器發(fā)送的channelpacket標(biāo)識(shí)信號(hào)有效時(shí)， 有效數(shù)據(jù)后模塊在有效數(shù)據(jù)前插入包頭、長(zhǎng)度、類(lèi)型及域控標(biāo)識(shí)，將有效數(shù)據(jù)恢復(fù)成原始的 channelpacket格式發(fā)送給聲碼器，所述的聲碼器對(duì)channelpacket進(jìn)行解碼得到音頻數(shù) 據(jù)，F(xiàn)PGA控制器當(dāng)語(yǔ)音AD/DA芯片發(fā)送的頓同步信號(hào)有效時(shí)，控制聲碼器將解碼得到音頻 數(shù)據(jù)發(fā)送給語(yǔ)音AD/DA芯片。
[0011] 一種語(yǔ)音數(shù)據(jù)處理和傳輸?shù)姆椒?，包括發(fā)送終端和接收終端，
[0012] 1、發(fā)送終端：
[0013] (1)聲碼器對(duì)語(yǔ)音AD/DA芯片輸出的音頻數(shù)據(jù)進(jìn)行采樣和編碼得到channel packet；
[0014] (2)對(duì)channelpacket進(jìn)行解串處理后對(duì)channelpacket的包頭、類(lèi)型和數(shù)據(jù)長(zhǎng) 度進(jìn)行校驗(yàn)，提取channelpacket中的有效數(shù)據(jù)；
[0015] (3)對(duì)提取的有效數(shù)據(jù)進(jìn)行緩存；
[0016] (4)對(duì)緩存的有效數(shù)據(jù)長(zhǎng)度進(jìn)行判斷，若有效數(shù)據(jù)長(zhǎng)度滿(mǎn)足發(fā)送條件，則在有效數(shù) 據(jù)前增加控制碼、標(biāo)識(shí)符和頓同步字后發(fā)送到接收終端，否則發(fā)送空頓到接收終端。
[0017] 本發(fā)明在發(fā)送終端完成各種芯片的配置和控制，滿(mǎn)足語(yǔ)音傳輸?shù)脑O(shè)計(jì)要求。裝置 啟動(dòng)后，F(xiàn)PGA作為主控芯片對(duì)聲碼器和語(yǔ)音AD/DA芯片實(shí)現(xiàn)配置和控制。包括語(yǔ)音AD/DA 編碼器和聲碼器的工作模式、速率和其他功能的配置，送是語(yǔ)音雙向傳輸方法實(shí)現(xiàn)的前提。 當(dāng)配置完成后，由語(yǔ)音AD/DA編碼器提供量化后的音頻數(shù)據(jù)，聲碼器在codec模式下，實(shí)現(xiàn) 對(duì)音頻數(shù)據(jù)的編解碼。
[0018] 在發(fā)送終端，音頻數(shù)據(jù)由語(yǔ)音AD/DA芯片提供，因此將語(yǔ)音AD/DA芯片配置為主模 式，采樣速率一般為8化PS。為了利用聲碼器實(shí)現(xiàn)低速編解碼，如2. 4化PS編解碼，必須對(duì) 聲碼器進(jìn)行配置和控制。首先，F(xiàn)PGA通過(guò)設(shè)置聲碼器的硬件配置管腳使其進(jìn)入packet模 式，通過(guò)發(fā)送控制包的方法，設(shè)置信道包的格式和更改工作模式，使其從packet模式切換 到codec模式，從而實(shí)現(xiàn)語(yǔ)音編解碼。
[0019] 本發(fā)明在發(fā)送終端完成語(yǔ)音信號(hào)采集、音頻數(shù)據(jù)的編碼和信道包數(shù)據(jù)接收處理及 緩存。FPGA是語(yǔ)音AD/DA芯片和聲碼器之間數(shù)據(jù)傳輸?shù)拿浇?，F(xiàn)PGA控制語(yǔ)音AD/DA芯片輸 出的音頻數(shù)據(jù)、時(shí)鐘和頓同步信號(hào)轉(zhuǎn)發(fā)給聲碼器。為了滿(mǎn)足2. 4化PS編碼速率，聲碼器編碼 輸出的信道包數(shù)據(jù)不能直接進(jìn)行傳輸，校驗(yàn)正確后，去掉包頭、長(zhǎng)度、類(lèi)型和域控等字節(jié)，只 將有效數(shù)據(jù)（本實(shí)例為6個(gè)字節(jié)，具體根據(jù)信道帶寬和編碼速率選擇匹配）進(jìn)行緩存待發(fā) 送。
[0020] FPGA控制語(yǔ)音AD/DA芯片輸出的音頻數(shù)據(jù)、時(shí)