專利名稱：基于現(xiàn)場(chǎng)可編程門陣列fpga的電液比例控制器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種基于現(xiàn)場(chǎng)可編程門陣列FPGA的電液比例控制器，適用于電液比例 控制系統(tǒng)。
背景技術(shù)：
電液比例閥是一種把連續(xù)變化的電輸入信號(hào)成比例地轉(zhuǎn)換成液壓輸出信號(hào)的電-液轉(zhuǎn)換元件，其性能已接近電液伺服閥的性能，同時(shí)又具有抗污染能力強(qiáng)、成本低的 優(yōu)點(diǎn)，在液壓控制中獲得了廣泛應(yīng)用。電液比例控制器是將控制信號(hào)轉(zhuǎn)換成適應(yīng)于電 液比例閥的功率驅(qū)動(dòng)信號(hào)的電子裝置。目前，綜觀國內(nèi)外電液比例控制器的研究和生產(chǎn)現(xiàn)狀，廣泛采用基于模擬控制或 基于單片機(jī)控制的方法來設(shè)計(jì)，但基于模擬控制的電液比例控制器由于模擬器件的分 散性和組成電路的特點(diǎn)，難以適應(yīng)各種需要場(chǎng)合，并存在溫度漂移和零點(diǎn)漂移，而基 于單片機(jī)控制的電液比例控制器在實(shí)際應(yīng)用中需大量外圍邏輯電路，且穩(wěn)定性不容易 做好， 一旦由于外部干擾導(dǎo)致程序跑飛或復(fù)位，將會(huì)造成嚴(yán)重的錯(cuò)誤輸出，難以滿足 不斷發(fā)展的機(jī)電液一體化技術(shù)的要求。 發(fā)明內(nèi)容本發(fā)明針對(duì)現(xiàn)有技術(shù)中存在的缺陷，提出一種基于現(xiàn)場(chǎng)可編程門陣列FPGA的電 液比例控制器，可提高其可靠性和控制實(shí)時(shí)性，且編程簡(jiǎn)單靈活。為達(dá)到上述目的，本發(fā)明采用下述技術(shù)方案 一個(gè)輸入電壓端口經(jīng)一個(gè)電壓輸入 調(diào)理電路后經(jīng)一個(gè)模數(shù)轉(zhuǎn)換電路連接一個(gè)FPGA單元， 一個(gè)輸入電流端口 E2經(jīng)一個(gè)電 流輸入調(diào)理電路后也經(jīng)所述的模數(shù)轉(zhuǎn)換電路連接所述的FPGA單元， 一個(gè)上位機(jī)經(jīng)一 個(gè)串口電路與所述的FPGA單元連接， 一個(gè)數(shù)碼管連接所述的FPGA單元；兩個(gè)比例控 制對(duì)象分別經(jīng)兩個(gè)采樣電路、兩個(gè)前置放大電路后，經(jīng)另一個(gè)模數(shù)轉(zhuǎn)換電路連接所述 的FPGA單元；所述FPGA單元的兩根輸出信號(hào)線分別經(jīng)兩個(gè)線性隔離電路和兩個(gè)功率 放大電路連接所述的兩個(gè)比例控制對(duì)象。所述電流輸入調(diào)理電路由Ull、 U12、 U13和若干電阻組成，上述Ull、 U12、 U13 是型號(hào)為0P-07的運(yùn)算放大器，連接方式為接口JP6輸入電流，通過電阻R37和 R36構(gòu)成的電流/電壓轉(zhuǎn)換電路，再接入由mi組成的電壓跟隨器、U12組成的加法和 反向放大電路、U13組成的反向放大電路，輸出一個(gè)U-IN-2的信號(hào)；所述電壓輸入調(diào)理電路由U14 (跳線開關(guān))和U15 (TLP521)組成，連接方式為接口 JP7輸入電 壓，U-IN和U-IN-2接入U(xiǎn)14， U14選擇輸入通道，U15接入U(xiǎn)14;所述的兩個(gè)模數(shù)轉(zhuǎn) 換電路(S3、 S7)均由U5 (AD7819)組成，連接方式為信號(hào)U-IN-1經(jīng)電阻R6接入 U5的2腳，U6 (TLC431)為U5提供電壓，U5的16端接+5V電源，U5的管腳8、 9、 10、 11、 12、 13、 14、 15輸出數(shù)字量，接入U(xiǎn)l的相應(yīng)I/0口；所述FPGA單元由U1 (EP1C6T144C8)組成，連接方式為.-Ul的9、 30、 116、 138、 80、 101、 43、 65、 45、 54、 63、 119、 127、 136端接地，Ul的87、 86、 14端經(jīng)電阻接+3. 3V電平，Ul的22、 23、 13、 24端經(jīng)電阻接地，Ul的8、 29、 115、 137、 81、 102、 44、 66端接+3. 3V電 平，并經(jīng)電容接地，U1的135、 126、 117、 64、 55、 46端接+1.5V電平，并經(jīng)電容接 地，Ul的26端經(jīng)電阻接到U2 (40MHz的有源晶振)的5腳，Ul的81、 59、 90、 95 端接插座JP2， Ul的I/O 口接收U5的輸入量和U7的電流信號(hào)，經(jīng)U8接所述上位機(jī)； 所述串口電路由U8 (MAX3232)組成，連接方式為U8的1、 3端經(jīng)電容C21連接，4、 5端經(jīng)電容C22連接，11端經(jīng)電阻R41、 二極管DS2接+3. 3V，并接到Ul的I/0口， 12端經(jīng)電阻R40、 二極管DS1接+3. 3V,并接到Ul的I/0口， 10端經(jīng)電阻R42、 二極 管DS3接+3. 3V，并接到Ul的I/O 口 ， 9端經(jīng)電阻R43、 二極管DS4連接+3. 3V，并接 Ul的I/0口， 7端和14端接入JP3， 13端和5端接入JP4， JP3、 JP4接入JP5的2 端和3端，2端經(jīng)電容C24、 6端經(jīng)電容C25、 15端接地，16端接+3.3V電平；所述 的兩個(gè)線性隔離電路均選用HCNR200;所述的兩個(gè)功率放大電路和兩個(gè)采樣電路由達(dá) 林頓管Q1、 Q2和若干電阻組成，連接方式為線性隔離后的信號(hào)接I-l端，插座JP8 外接負(fù)載，電阻R46和R47是電流反饋信號(hào)取樣電阻，I-fl和I-f2點(diǎn)的信號(hào)接入前 置放大電路；所述的兩個(gè)前置放大電路由U7 (LM358)和若干電阻、電容組成，連接 方式為I-fl和I-f2端輸入，輸出端I-f接入模數(shù)轉(zhuǎn)換電路的Vin端；所述上位機(jī) 為PC機(jī)；所述的兩個(gè)比例控制對(duì)象為力控制型或行程控制型比例電磁鐵。上述FPGA單元選取FPGA芯片，在所述FPGA芯片內(nèi)設(shè)置控制模塊、通訊模塊和 驅(qū)動(dòng)模塊；控制模塊、通訊模塊和驅(qū)動(dòng)模塊相互連接；所述控制模塊對(duì)輸入信號(hào)和反 饋信號(hào)進(jìn)行比較運(yùn)算，得出驅(qū)動(dòng)信號(hào)的脈寬給定值；所述通信模塊處理上位機(jī)與FPGA 單元之間的數(shù)據(jù)交換；所述驅(qū)動(dòng)模塊根據(jù)所述脈寬給定值和上位機(jī)設(shè)置產(chǎn)生帶可編程 死區(qū)時(shí)間的PWM驅(qū)動(dòng)信號(hào)。與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果體現(xiàn)在由于本發(fā)明采用FPGA實(shí)現(xiàn)其控制 功能，可靠性優(yōu)于現(xiàn)有的電液比樹控制器由于FPGA芯片具有很快的速度，可減小信號(hào)運(yùn)算周期，改善系統(tǒng)的性能；由于FPGA芯片是可編程，可隨時(shí)對(duì)本發(fā)明進(jìn)行升級(jí)，具有很高的靈活性。


圖l是本實(shí)施例的結(jié)構(gòu)框圖；圖2是圖1示例的電流輸入調(diào)理電路原理圖；圖3是圖1示例的電壓輸入調(diào)理電路原理圖；圖4是圖1示例的開關(guān)電源電路原理圖；圖5是圖1示例的模數(shù)轉(zhuǎn)換電路原理圖；圖6是圖1示例的FPGA單元原理圖；圖7是圖l示例的串口電路原理圖； 圖8是圖1示例的線性隔離電路內(nèi)部結(jié)構(gòu)圖； 圖9是圖1示例的功率放大電路及采樣電路原理圖； 圖10是圖1示例的前置放大電路原理圖； 圖11是圖1示例FPGA芯片功能模塊框圖及接口說明； 圖12是圖1示例FPGA芯片驅(qū)動(dòng)模塊框圖。 以下通過具體實(shí)施方式
，并結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步說明。
具體實(shí)施方式
本發(fā)明的一個(gè)優(yōu)選實(shí)施例結(jié)合附圖詳述如下參見圖l，本實(shí)施例中的比例控制對(duì)象為力控制型或行程控制型比例電磁鐵，圖 中上位機(jī)和比例控制對(duì)象不屬于本發(fā)明內(nèi)。 一個(gè)輸入電壓端口 El經(jīng)一個(gè)電壓輸入調(diào)理電路Sl后經(jīng)一個(gè)模數(shù)轉(zhuǎn)換電路S3連接一個(gè)FPGA單元S5， 一個(gè)輸入電流端口 E2 經(jīng)一個(gè)電流輸入調(diào)理電路S2后也經(jīng)所述的模數(shù)轉(zhuǎn)換電路S3連接所述的FPGA單元S5， 一個(gè)上位機(jī)E3經(jīng)一個(gè)串口電路S6與所述的FPGA單元連接， 一個(gè)數(shù)碼管S4連接所述 的FPGA單元S5;兩個(gè)比例控制對(duì)象E5、 E6分別經(jīng)兩個(gè)采樣電路S14、 S15、兩個(gè)前 置放大電路S10、S11后，經(jīng)一個(gè)模數(shù)轉(zhuǎn)換電路S7連接所述的FPGA單元S5;所述FPGA 單元的兩根輸出信號(hào)線分別經(jīng)兩個(gè)線性隔離電路S8、 S9和兩個(gè)功率放大電路S12、 S13連接所述的兩個(gè)比例控制對(duì)象E5、 E6。模擬控制信號(hào)由外設(shè)通過模擬量輸入接口輸入，有電流輸入端口 El和電壓輸入 端口E2。所述電流輸入調(diào)理電路S2將電流輸入端口E1信號(hào)轉(zhuǎn)換成電壓信號(hào)，并將 其調(diào)理到標(biāo)準(zhǔn)的電壓范圍內(nèi)，由接口 .TP6輸入，輸出為U-IN-2，并接入跳線開關(guān)U14，其電路原理圖如圖2所示；所述電壓輸入調(diào)理電路S1可撥動(dòng)U14選擇輸入通道，由 接口JP7輸入，U-IN和U-IN-2接入U(xiǎn)14，輸出為U-IN-1,接入U(xiǎn)5的Vin端，其電路 原理圖如圖3所示。開關(guān)電源由U9 (LM2575)和U10 (MC34063)組成，給運(yùn)算放大器供電，其電路 原理如圖4所示。所述模數(shù)轉(zhuǎn)換電路(S3、 S7)將模擬量轉(zhuǎn)換為數(shù)字量，本發(fā)明有2個(gè)相同原理的模 擬轉(zhuǎn)換電路，這里只介紹一處，輸入信號(hào)U-IN-1接入U(xiǎn)5 (AD7819)的2腳，U5的輸 出接入U(xiǎn)l的I/0口，其電路原理圖如圖5所示。所述FPGA單元S5對(duì)給定輸入信號(hào)和反饋電流信號(hào)進(jìn)行運(yùn)算，輸出2路PWM驅(qū)動(dòng) 信號(hào)，Ul (EP1C6T144C8)的26端接U2 (有源晶振)的5膽P， Ul的81、 59、 90、 95 端接插座JP2， Ul的I/O 口接入U(xiǎn)5轉(zhuǎn)換后的輸入量和U7處理過的電流信號(hào)，通過 U8接到上位機(jī)，U4 (LT1084)提供+1.5V電壓，U3 (LT1084)提供+3. 3V電壓，U2 提供時(shí)鐘信號(hào)，JP2是JTAG接口，插座JP1外接電源，其電路原理圖如圖6所示。本實(shí)施例用PC機(jī)為上位機(jī)，串口為RS-232-C通訊接口 。所述串口電路S6用于 上位機(jī)E3和FPGA單元S5的連接，U8 (MAX3232)的11端、12端、10端、9端接入 Ul的I/0口，其7端和14端接入JP3， 13端和5端接入JP4，其電路原理圖如圖7 所示。兩路PWM驅(qū)動(dòng)信號(hào)必須線性隔離。所述的兩個(gè)線性隔離電路S8、 S9選用線性光 耦HCNR200，通過外接不同的分立器件，可實(shí)現(xiàn)多種光電隔離轉(zhuǎn)換電路，其內(nèi)部結(jié)構(gòu) 圖如圖8所示。輸出信號(hào)需進(jìn)行功率放大后，才可驅(qū)動(dòng)比例控制對(duì)象。所述的兩個(gè)功率放大電路 S12、 S13和兩個(gè)采樣電路S14、 S15對(duì)P麗驅(qū)動(dòng)信號(hào)進(jìn)行放大，并完成反饋電流的采 樣，PWM信號(hào)從I-l端接入，插座JP8用于外接，電阻R46和R47是取樣電阻，I-fl 和1-f2端接入兩個(gè)前置放大電路S10、 Sll，其電路原理圖如圖9所示。所述兩個(gè)前置放大電路SIO、 Sll對(duì)電流采樣信號(hào)進(jìn)行綜合、濾波和放大，構(gòu)成 電流深度負(fù)反饋，I-fl和I-f2端輸入，輸出端I-f接入模數(shù)轉(zhuǎn)換電路的Vin端，其 電路原理圖如圖IO所示。所述FPGA芯片對(duì)給定輸入信號(hào)和反饋電流信號(hào)進(jìn)行運(yùn)算和處理，控制參數(shù)由上 位機(jī)E3給定，其功能模塊框圖及接口說明如圖ll所示，輸入?yún)?shù)經(jīng)FPGA芯片內(nèi)部 優(yōu)先級(jí)判定后送入控制模塊S51和驅(qū)動(dòng)樽塊S53，通信模塊S52是處理上述上位機(jī)E3與FPGA單元S5數(shù)據(jù)交互的功能模塊。上位機(jī)程序采用Visual Basic進(jìn)行編寫，包 括串口的發(fā)送和接受及相關(guān)設(shè)置參數(shù)。參見圖12，驅(qū)動(dòng)模塊S53將控制模塊S51輸出的信號(hào)進(jìn)行PWM波形產(chǎn)生、死區(qū)補(bǔ)償 處理、斜坡信號(hào)發(fā)生等處理，產(chǎn)生帶可編程死區(qū)時(shí)間的數(shù)字信號(hào)；PWM波形產(chǎn)生器可 根據(jù)脈寬產(chǎn)生相應(yīng)的PWM載波，其頻率可調(diào)，占空比為5%~95%;死區(qū)補(bǔ)償處理的死 區(qū)時(shí)間可調(diào)，且定義為最小死區(qū)時(shí)間，設(shè)定值小于正常驅(qū)動(dòng)信號(hào)的死區(qū)時(shí)間；斜坡信 號(hào)發(fā)生的升降時(shí)間參數(shù)根據(jù)比例閥的性能設(shè)定，產(chǎn)生斜坡信號(hào)；根據(jù)受控閥的選擇， 可輸出一路或兩路PWM驅(qū)動(dòng)信號(hào)；電流反饋信號(hào)可通過脈沖計(jì)數(shù)在數(shù)碼管S4中顯示 負(fù)載的電流值；電流反饋由一個(gè)帶看門狗的狀態(tài)機(jī)構(gòu)成，加電后看門狗轉(zhuǎn)換其工作模 式并由狀態(tài)機(jī)驅(qū)動(dòng)其連續(xù)采樣。各功能"電路"用VerilogHDL進(jìn)行表述，通過數(shù)字 電路實(shí)現(xiàn)。
權(quán)利要求
1. 一種基于現(xiàn)場(chǎng)可編程門陣列FPGA的電液比例控制器，其特征是一個(gè)輸入電壓端口E1經(jīng)一個(gè)電壓輸入調(diào)理電路(S1)后經(jīng)一個(gè)模數(shù)轉(zhuǎn)換電路(S3)連接一個(gè)FPGA單元(S5)，一個(gè)輸入電流端口E2經(jīng)一個(gè)電流輸入調(diào)理電路(S2)后也經(jīng)所述的模數(shù)轉(zhuǎn)換電路(S3)連接所述的FPGA單元(S5)，一個(gè)上位機(jī)(E3)經(jīng)一個(gè)串口電路(S6)與所述的FPGA單元連接，一個(gè)數(shù)碼管(S4)連接所述的FPGA單元(S5)；兩個(gè)比例控制對(duì)象(E5、E6)分別經(jīng)兩個(gè)采樣電路(S14、S15)、兩個(gè)前置放大電路(S10、S11)后，經(jīng)另一個(gè)模數(shù)轉(zhuǎn)換電路(S7)連接所述的FPGA單元(S5)；所述FPGA單元的兩根輸出信號(hào)線分別經(jīng)兩個(gè)線性隔離電路(S8、S9)和兩個(gè)功率放大電路(S12、S13)連接所述的兩個(gè)比例控制對(duì)象(E5、E6)。
2. 根據(jù)權(quán)利要求1所述的基于現(xiàn)場(chǎng)可編程門陣列FPGA的電液比例控制器，其特征 是所述電流輸入調(diào)理電路(S2)由Ull、 U12、 U13和若干電阻組成，連接方式 為接口JP6輸入電流，通過電阻R37和R36構(gòu)成的電流/電壓轉(zhuǎn)換電路，再接 入由U11組成的電壓跟隨器、U12組成的加法和反向放大電路、U13組成的反向 放大電路，輸出一個(gè)U-IN-2的信號(hào)；所述電壓輸入調(diào)理電路(S1)由U14和U15 組成，連接方式為接口JP7輸入電壓，U-IN和U-IN-2接入U(xiǎn)14， U14選擇輸入 通道，U15接入U(xiǎn)14;所述的兩個(gè)模數(shù)轉(zhuǎn)換電路(S3、 S7)均由U5組成，連接方式 為信號(hào)U-IN-1經(jīng)電阻R6接入U(xiǎn)5的2腳，U6為U5提供電壓，U5的16端接+5V 電源，U5的管腳8、 9、 10、 11、 12、 13、 14、 15輸出數(shù)字量，接入U(xiǎn)1的相應(yīng) 1/0口；所述FPGA單元(S5)由U1組成，連接方式為Ul的9、 30、 116、 138、80、 101、 43、 65、 45、 54、 63、 119、 127、 136端接地，Ul的87、 86、 14端經(jīng) 電阻接+3. 3V電平，Ul的22、 23、 13、 24端經(jīng)電阻接地，Ul的8、 29、 115、 137、 81、 102、 44、 66端接+3. 3V電平，并經(jīng)電容接地，Ul的135、 126、 117、 64、 55、 46端接+1. 5V電平，并經(jīng)電容接地，Ul的26端經(jīng)電阻接到U2的5腳，Ul的81、 59、 90、 95端接插座JP2， U1的I/0口接收U5的輸入量和U7的電流信號(hào)，經(jīng) U8接所述上位機(jī)(E3);所述串口電路(S6)由U8組成，連接方式為U8的l、 3端經(jīng)電容C21連接，4、 5端經(jīng)電容C22連接，11端經(jīng)電阻R41、 二極管DS2接 +3.3V,并接到Ul的I/0口， 12端經(jīng)電阻R40、 二極管DS1接+3. 3V，并接到Ul 的I/0口， 10端經(jīng)電阻R42、 二極管DS3接+3. 3V，并接到Ul的I/0口， 9端經(jīng) 電阻R43、 二極管DS4連接+3. 3V，并接Ul的I/O 口 ， 7端和14端接入JP3， 13 端和5端接入JP4， TP3、 JP4接入JE^的2端和3端，2端經(jīng)電容C24、 6端經(jīng)電容C25、 15端接地，16端接+3.3V電平；所述的兩個(gè)線性隔離電路(S8、 S9)均 選用HCNR200;所述的兩個(gè)功率放大電路(S12、 S13)和兩個(gè)采樣電路(S14、 S15) 均由Q1、 Q2和若干電阻組成，連接方式為線性隔離后的信號(hào)接I-l端，插座 JP8外接負(fù)載，電阻R46和R47是電流反饋信號(hào)取樣電阻，I-fl和I-f2點(diǎn)的信 號(hào)接入前置放大電路；所述的兩個(gè)前置放大電路(SIO、 Sll)均由U7和若干電 阻、電容組成，連接方式為I-fl和I-f2端輸入，輸出端I-f接入模數(shù)轉(zhuǎn)換電 路的Vin端；所述上位機(jī)(E3)為PC機(jī)；所述的兩個(gè)比例控制對(duì)象(E5、 E6) 為力控制型或行程控制型比例電磁鐵。
3. 根據(jù)權(quán)利要求2所述的基于現(xiàn)場(chǎng)可編程門陣列FPGA的電液比例控制器，其特征 是上述Ul是型號(hào)為EP1C6T144C8的FPGA芯片，上述U2是40MHz的有源晶振， 上述U3是固定值的LT1084芯片，上述U4是可調(diào)的LT1084芯片，上述U5是A/D 轉(zhuǎn)換芯片AD7819，上述U6是TLC431芯片，上述U7是型號(hào)為L(zhǎng)M358的運(yùn)算放大 器，上述U8是串口電平轉(zhuǎn)換芯片MAX3232，上述U9是開關(guān)穩(wěn)壓塊LM2575，上述 U10是DC/DC變換器控制電路MC34063，上述Ull、 U12、 U13是型號(hào)為0P-07的 運(yùn)算放大器，上述U14是跳線開關(guān)，上述U15是光電耦合器TLP521，上述Q1、 Q2為達(dá)林頓管。
4. 根據(jù)權(quán)利要求1所述的基于現(xiàn)場(chǎng)可編程門陣列FPGA的電液比例控制器，其特征 是上述FPGA單元(S5)選取FPGA芯片，在所述FPGA芯片內(nèi)設(shè)置控制模塊(S51)、 通訊模塊(S52)和驅(qū)動(dòng)模塊(S52);控制模塊(S51)、通訊模塊(S52)和驅(qū)動(dòng)模塊 (S52)相互連接；所述控制模塊(S51)對(duì)輸入信號(hào)和反饋信號(hào)進(jìn)行比較運(yùn)算，得出 驅(qū)動(dòng)信號(hào)的脈寬給定值；所述通信模塊(S52)處理上位機(jī)與FPGA單元之間的數(shù)據(jù) 交換；所述驅(qū)動(dòng)模塊(S53)根據(jù)所述脈寬給定值和上位機(jī)設(shè)置產(chǎn)生帶可編程死區(qū) 時(shí)間的PWM驅(qū)動(dòng)信號(hào)。
全文摘要
本發(fā)明涉及一種基于現(xiàn)場(chǎng)可編程門陣列FPGA的電液比例控制器，一個(gè)輸入電壓端口E1經(jīng)一個(gè)電壓輸入調(diào)理電路后經(jīng)一個(gè)模數(shù)轉(zhuǎn)換電路連接一個(gè)FPGA單元，一個(gè)輸入電流端口經(jīng)一個(gè)電流輸入調(diào)理電路后也經(jīng)所述的模數(shù)轉(zhuǎn)換電路連接所述的FPGA單元，一個(gè)上位機(jī)經(jīng)一個(gè)串口電路與所述的FPGA單元連接，一個(gè)數(shù)碼管連接所述的FPGA單元；兩個(gè)比例控制對(duì)象分別經(jīng)兩個(gè)采樣電路、兩個(gè)前置放大電路后，經(jīng)另一個(gè)模數(shù)轉(zhuǎn)換電路連接所述的FPGA單元；所述FPGA單元的兩根輸出信號(hào)線分別經(jīng)兩個(gè)線性隔離電路和兩個(gè)功率放大電路連接所述的兩個(gè)比例控制對(duì)象。由于本發(fā)明采用FPGA控制電路取代了模擬電路或單片機(jī)，使得電液比例控制器的可靠性高、控制實(shí)時(shí)性好、編程簡(jiǎn)單靈活。
文檔編號(hào)F15B13/00GK101266460SQ20081003639
公開日2008年9月17日 申請(qǐng)日期2008年4月21日 優(yōu)先權(quán)日2008年4月21日
發(fā)明者磊 姚, 邢科禮, 金俠杰 申請(qǐng)人:上海大學(xué)