專利名稱：一種端口插入檢測(cè)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及檢測(cè)電路技術(shù)領(lǐng)域，尤其涉及一種端口插入檢測(cè)技術(shù)。
背景技術(shù)：
目前，耳才幾，micro SD (Micro Secure Digtal memory Card,孩史型安全數(shù)碼存 儲(chǔ)卡)等端口檢測(cè)方法有很多種按檢測(cè)信號(hào)，可以分為數(shù)字檢測(cè)和模擬檢測(cè) 兩種；按檢測(cè)原理，可以分為機(jī)構(gòu)檢測(cè)、電路檢測(cè)。其中，按照檢測(cè)原理分類 中電路檢測(cè)可以進(jìn)一步包括高電平檢測(cè)，低電平檢測(cè)；按照檢測(cè)原理分類中 機(jī)構(gòu)檢測(cè)可以進(jìn)一步包括比較器檢測(cè)。
在實(shí)現(xiàn)本發(fā)明的過(guò)程中，發(fā)明人發(fā)現(xiàn)現(xiàn)有技術(shù)中至少存在如下問(wèn)題 在高電平檢測(cè)、低電平檢測(cè)或比較器檢測(cè)過(guò)程中，端口與檢測(cè)引腳之間總 是存在一條低阻抗通路，該低阻抗通路產(chǎn)生漏電流，使得終端的功耗大大增加， 縮短了終端的待機(jī)時(shí)間。

發(fā)明內(nèi)容
本發(fā)明實(shí)施例提供了一種端口插入檢測(cè)電路，以實(shí)現(xiàn)降低終端功耗，增加 終端待機(jī)時(shí)間的目的。
在實(shí)現(xiàn)本發(fā)明技術(shù)方案的過(guò)程中，本發(fā)明實(shí)施例提供了 一種端口插入檢測(cè) 電路，該電路包括
電源、定時(shí)開(kāi)關(guān)和低阻抗通路；
所述電源與定時(shí)開(kāi)關(guān)相連，用于為所述端口插入檢測(cè)電路提供檢測(cè)能量； 所述定時(shí)開(kāi)關(guān)連接在所述電源與所述低阻抗通路之間，用于控制所述電源 定時(shí)為所述；所迷低阻抗通路一端與所述定時(shí)開(kāi)關(guān)相連，另一端與外設(shè)插入端口相連， 用于傳輸端口插入檢測(cè)信號(hào)。
本發(fā)明實(shí)施例提供的一種端口插入檢測(cè)電路，通過(guò)在所述電源與所述低阻 抗通路之間設(shè)置定時(shí)開(kāi)關(guān)，使得電源按照定時(shí)開(kāi)關(guān)的開(kāi)閉，定時(shí)的為端口插入 檢測(cè)電路提供檢測(cè)能量，使得低阻抗通路所產(chǎn)生漏電流的功耗大大降低，從而 終端的待機(jī)功耗也相應(yīng)降低，增加了終端的待機(jī)時(shí)間。


為了更清楚地說(shuō)明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施 例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見(jiàn)地，下面描述 中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付 出創(chuàng)造性勞動(dòng)性的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
圖1為本發(fā)明實(shí)施例提供的一種端口插入檢測(cè)電路圖2為本發(fā)明實(shí)施例提供的當(dāng)所述的端口插入檢測(cè)采用高電平檢測(cè)時(shí)，一 種端口插入檢測(cè)電路圖3為本發(fā)明實(shí)施例提供的當(dāng)所述的端口插入檢測(cè)釆用低電平檢測(cè)時(shí)，一 種端口插入檢測(cè)電路圖4為本發(fā)明實(shí)施例提供的當(dāng)所述的端口插入檢測(cè)采用比較器檢測(cè)時(shí)，一 種端口插入檢測(cè)電路圖。
具體實(shí)施例方式
下面結(jié)合附圖對(duì)本發(fā)明實(shí)施例提供的 一種端口插入檢測(cè)電路進(jìn)行詳細(xì)描述。
如圖l所示，為本發(fā)明實(shí)施例提供的一種端口插入檢測(cè)電路，該電路包括 電源、定時(shí)開(kāi)關(guān)和低阻抗通路；所述電源與定時(shí)開(kāi)關(guān)相連，用于為所述端口插入檢測(cè)電路提供檢測(cè)能量；
所述定時(shí)開(kāi)關(guān)連接在所述電源與所述低阻抗通路之間，用于控制所述電源 定時(shí)為所述端口插入檢測(cè)電路提供檢測(cè)能量；
所述^f氐阻抗通路一端與所述定時(shí)開(kāi)關(guān)相連，另 一端與外iS:插入端口相連， 用于傳輸端口插入檢測(cè)信號(hào)。
需要注意的是，所述的定時(shí)開(kāi)關(guān)可以通過(guò)CMOS ( Complementary Metal-Oxide-Semiconductor,互補(bǔ)的金屬氧化物半導(dǎo)體)開(kāi)關(guān)來(lái)完成；該開(kāi)關(guān)通 過(guò)占空比可配置的波形來(lái)控制開(kāi)閉。所述的定時(shí)開(kāi)關(guān)不僅限于所述的提到的 CMOS開(kāi)關(guān)，還可以為其他任意可以完成定時(shí)開(kāi)閉的開(kāi)關(guān)。
以下都以可控的CMOS開(kāi)關(guān)為例，對(duì)本發(fā)明進(jìn)行詳細(xì)的說(shuō)明。
如圖2所示，為本發(fā)明實(shí)施例提供的當(dāng)所述的端口插入檢測(cè)采用高電平檢 測(cè)時(shí)，所述的低阻抗通路包括上拉電阻和下拉電阻；
所述的上拉電阻一端與所述定時(shí)開(kāi)關(guān)相連，另一端與所述外設(shè)插入端口中 的管腳2相連，用于限制所述低阻抗通路的電流；
所述的下拉電阻一端與所述外設(shè)插入端口中的管腳1相連，另一端接地 GND,用于與所述上拉電阻共同限制所述低阻抗通路的電流。
當(dāng)外設(shè)插入，如圖2所示中的外設(shè)插入端口中的管腳1與管腳2由接觸狀 態(tài)變?yōu)閿嚅_(kāi)狀態(tài)，此時(shí)上拉電阻與下拉電阻斷開(kāi)，使得下拉電阻在整個(gè)低通阻 抗通路中失效，插入端口檢測(cè)引腳輸出高電平；當(dāng)外設(shè)拔出，如圖2所示中的 外設(shè)插入端口中的管腳1與管腳2由斷開(kāi)狀態(tài)變?yōu)榻佑|狀態(tài)，插入端口檢測(cè)引 腳輸出低電平。這樣，BB (Baseband,基帶)芯片可以通過(guò)端口插入檢測(cè)電路 的插入端口檢測(cè)引腳輸出信號(hào)電平的變化來(lái)判斷端口是否有插入。
需要注意的是，當(dāng)所述的外設(shè)拔出端口，如圖2所示中的外設(shè)插入端口中的管腳1與管腳2由斷開(kāi)狀態(tài)變?yōu)榻佑|狀態(tài)，此時(shí)低阻抗通路導(dǎo)通，產(chǎn)生漏電
流。如果電源電壓為1.8V，上拉電阻為100K，下拉電阻為10K,則漏電流為1.8V/
(100+10) K-16uA;如果電源電壓為2.5V則漏電流更大，使得終端功耗很大。
由于本發(fā)明采用了定時(shí)開(kāi)關(guān)，使得在外設(shè)拔出端口后，定時(shí)閉合開(kāi)關(guān)，控 制端口插入檢測(cè)電路進(jìn)行定時(shí)檢測(cè)。例如如果該定時(shí)開(kāi)關(guān)采用由邏輯電路控
制開(kāi)關(guān)的CMOS進(jìn)行閉合打開(kāi)時(shí)，通過(guò)配置邏輯電路輸出占空比為1%的波形進(jìn) 行控制CMOS開(kāi)關(guān)，則漏電流為16uA的可以降低為16uA x 1 %=0.16uA。
如圖3所示，為本發(fā)明實(shí)施例提供的當(dāng)所述的端口插入檢測(cè)采用低電平檢 測(cè)時(shí)，所述的低阻抗通路包括限流電阻；
所述限流電阻一端與所述定時(shí)開(kāi)關(guān)相連，另一端與所述外設(shè)插入端口中的 管腳2相連，用于限制所述低阻抗通路的電流。
當(dāng)外設(shè)SD ( Secure Digtal memory Card,安全數(shù)碼存儲(chǔ)卡)卡插入，如圖3 所示管腳2與管腳3相連接地GND，此時(shí)插入端口檢測(cè)引腳輸出低電平；當(dāng)外 設(shè)SD卡未插入，如圖3所示管腳2與管腳3斷開(kāi)，此時(shí)插入端口檢測(cè)引腳由于 電源上拉輸出高電平。這樣，BB芯片可以通過(guò)端口插入檢測(cè)電路的插入端口檢 測(cè)引腳輸出信號(hào)電平的變化來(lái)判斷端口是否有插入。
需要注意的是，當(dāng)所述的外設(shè)插入端口且終端處于待機(jī)狀態(tài)時(shí)，如圖3所 示中的外設(shè)插入端口管腳2與管腳3相連接地GND,使得由限流電阻組成的低 阻抗通路導(dǎo)通，從而產(chǎn)生漏電流。如果電源電壓為1.8V，限流電阻為100K，則 漏電流為1.8V/100K=18uA;如果電源電壓為2.5V則漏電流更大，使得終端功 耗很大。
由于本發(fā)明采用了定時(shí)開(kāi)關(guān)，使得在外設(shè)插入端口后，定時(shí)閉合開(kāi)關(guān)，控 制端口插入檢測(cè)電路進(jìn)行定時(shí)檢測(cè)。例如如果該定時(shí)開(kāi)關(guān)采用由邏輯電路控制開(kāi)關(guān)的CMOS進(jìn)行閉合打開(kāi)時(shí)，通過(guò)配置邏輯電路輸出占空比為1%的波形進(jìn) 行控制CMOS開(kāi)關(guān)，則漏電流為18uA的可以降低為18uAx 1%=0.18uA。
如圖4所示，為本發(fā)明實(shí)施例提供的當(dāng)所述的端口插入檢測(cè)采用比較器檢測(cè) 時(shí)，所述的低阻抗通路由上拉電阻與插入外設(shè)的阻抗組成。
當(dāng)外設(shè)未插入，則端口檢測(cè)引腳置空，電源通過(guò)定時(shí)開(kāi)關(guān)與上拉電阻將給 比較器輸入高電壓，即電壓>95%參考電壓；當(dāng)外設(shè)插入，則端口檢測(cè)引腳將外 設(shè)阻抗與上拉電阻相連，導(dǎo)通一條低阻抗通路，使得比較器輸出10% ~95%之 間的參考電壓，由PMU ( Power Manager Unit,電源管理單元)內(nèi)部寄存器記錄 所述比較器輸出的電壓；然后，PMU內(nèi)部比較器產(chǎn)生的中斷，可以通過(guò)IRQ (InterruptRequest,中斷請(qǐng)求)上報(bào)給BB。這樣，BB芯片可以通過(guò)IRQ上報(bào)的 電壓來(lái)判斷外設(shè)插入端口是否有插入。
需要注意的是，當(dāng)所述的外設(shè)插入端口且終端處于待機(jī)狀態(tài)時(shí)，如圖4所示 中的外設(shè)插入端口管腳1與外設(shè)相連接地GND，使得由上流電阻與外設(shè)阻抗所組 成的低阻抗通路導(dǎo)通，從而產(chǎn)生漏電流。如果電源電壓為1.8V，上拉電阻為100K， 則漏電流為1.8V/100K-18uA;如果電源電壓為2.5V則漏電流更大，4吏得終端功 耗很大。
由于本發(fā)明采用了定時(shí)開(kāi)關(guān)，使得定時(shí)閉合開(kāi)關(guān)，控制端口插入檢測(cè)電路 進(jìn)行定時(shí)檢測(cè)。例如如果該定時(shí)開(kāi)關(guān)采用由邏輯電路控制開(kāi)關(guān)的CMOS進(jìn)行閉 合打開(kāi)時(shí)，通過(guò)配置邏輯電路輸出占空比為in/c的波形進(jìn)行控制CMOS開(kāi)關(guān)，則 漏電流為18uA的可以降低為18uAx 1%=0.18uA。例如插入外設(shè)為耳機(jī)，設(shè)開(kāi) 關(guān)一直處于閉合狀態(tài)時(shí)漏電流為250uA，邏輯電路輸出占空比為1%的波形進(jìn)4亍 控制定時(shí)開(kāi)關(guān)，則當(dāng)?shù)妥杩雇穼?dǎo)通后，漏電流為250uAx 1% =2.5uA,大大的 降低了待機(jī)功耗，并且滿足設(shè)備可以正確的被檢測(cè)插入拔出。本發(fā)明實(shí)施例提供的一種端口插入檢測(cè)電路，通過(guò)在所述電源與所述低阻 抗通路之間設(shè)置定時(shí)開(kāi)關(guān)，使得電源按照定時(shí)開(kāi)關(guān)的開(kāi)閉，定時(shí)的為端口插入 檢測(cè)電路提供檢測(cè)能量，使得低阻抗通路所產(chǎn)生漏電流的功耗大大降低，從而 終端的待機(jī)功耗也相應(yīng)降低，增加了終端的待機(jī)時(shí)間。
以上所述，僅為本發(fā)明的具體實(shí)施方式
，但本發(fā)明的保護(hù)范圍并不局限于 此，任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到 變化或替換，都應(yīng)涵蓋在本發(fā)明的保護(hù)范圍之內(nèi)。因此，本發(fā)明的保護(hù)范圍應(yīng) 以權(quán)利要求的保護(hù)范圍為準(zhǔn)。
權(quán)利要求
1、一種端口插入檢測(cè)電路，其特征在于，包括電源、定時(shí)開(kāi)關(guān)和低阻抗通路；所述電源與定時(shí)開(kāi)關(guān)相連，用于為所述端口插入檢測(cè)電路提供檢測(cè)能量；所述定時(shí)開(kāi)關(guān)連接在所述電源與所述低阻抗通路之間，用于控制所述電源定時(shí)為所述端口插入檢測(cè)電路提供檢測(cè)能量；所述低阻抗通路一端與所述定時(shí)開(kāi)關(guān)相連，另一端與外設(shè)插入端口相連，用于傳輸端口插入檢測(cè)信號(hào)。
2、 根據(jù)權(quán)利要求1所述的端口插入檢測(cè)電路，其特征在于，當(dāng)所述的端口 插入檢測(cè)采用高電平檢測(cè)時(shí)，所述的低阻抗通路包括上拉電阻和下拉電阻；所述的上拉電阻一端與所述定時(shí)開(kāi)關(guān)相連，另一端與所述外設(shè)插入端口中 的一管腳相連，用于限制所述低阻抗通路的電流；所述的下拉電阻一端與所述外設(shè)插入端口中的另一管腳相連，另一端接地， 用于與所述上拉電阻共同限制所述低阻抗通路的電流。
3、 根據(jù)權(quán)利要求1所述的端口插入檢測(cè)電路，其特征在于，當(dāng)所述的端口 插入檢測(cè)采用低電平檢測(cè)時(shí)，所述的低阻抗通路包括限流電阻；所述限流電阻一端與所述定時(shí)開(kāi)關(guān)相連，另一端與所述外設(shè)插入端口相連， 用于限制所述低阻抗通路的電流。
4、 根據(jù)權(quán)利要求1所述的端口插入檢測(cè)電路，其特征在于，當(dāng)所述的端口 插入檢測(cè)采用比較器檢測(cè)時(shí)，所述的低阻抗通路由上拉電阻與插入外設(shè)的阻抗 組成。
全文摘要
本發(fā)明公開(kāi)了一種端口插入檢測(cè)電路，涉及檢測(cè)電路技術(shù)領(lǐng)域。為了解決現(xiàn)有技術(shù)中，由于端口與檢測(cè)引腳之間總是存在一條低阻抗通路，該低阻抗通路產(chǎn)生漏電流，使得終端功耗增加，終端待機(jī)時(shí)間縮短的問(wèn)題而發(fā)明。本發(fā)明提供的一種端口插入檢測(cè)電路，該電路包括電源、定時(shí)開(kāi)關(guān)和低阻抗通路；所述電源與定時(shí)開(kāi)關(guān)相連，用于為所述端口插入檢測(cè)電路提供檢測(cè)能量；所述定時(shí)開(kāi)關(guān)連接在所述電源與所述低阻抗通路之間，用于控制所述電源定時(shí)為所述端口插入檢測(cè)電路提供檢測(cè)能量；所述低阻抗通路一端與所述定時(shí)開(kāi)關(guān)相連，另一端與外設(shè)插入端口相連，用于傳輸端口插入檢測(cè)信號(hào)。
文檔編號(hào)G01R31/00GK101493490SQ200910009198
公開(kāi)日2009年7月29日 申請(qǐng)日期2009年2月23日 優(yōu)先權(quán)日2009年2月23日
發(fā)明者民 焦, 郝艷仲, 陽(yáng)向前 申請(qǐng)人:深圳華為通信技術(shù)有限公司