專(zhuān)利名稱(chēng)：用于衛(wèi)星導(dǎo)航系統(tǒng)的完全自適應(yīng)陷波器及其陷波方法
技術(shù)領(lǐng)域：
本發(fā)明屬于衛(wèi)星導(dǎo)航技術(shù)領(lǐng)域，特別涉及衛(wèi)星導(dǎo)航系統(tǒng)的完全自適應(yīng)陷波器，可用于自適應(yīng)抑制衛(wèi)星導(dǎo)航系統(tǒng)中的各種窄帶干擾，尤其是與衛(wèi)星同向的窄帶干擾，提高衛(wèi)星導(dǎo)航系統(tǒng)抗干擾性能。所謂窄帶即干擾帶寬小于信號(hào)帶寬的10%。
背景技術(shù)：
20世紀(jì)末，導(dǎo)航系統(tǒng)從陸基無(wú)線電為主的體系向天基衛(wèi)星導(dǎo)航為核心的體系轉(zhuǎn)變。衛(wèi)星導(dǎo)航定位系統(tǒng)可以為用戶(hù)提供經(jīng)度、緯度、高度、速度以及時(shí)間等信息，在軍事和民用領(lǐng)域有著廣闊的應(yīng)用需求。目前具有全球?qū)Ш蕉ㄎ荒芰Φ男l(wèi)星導(dǎo)航系統(tǒng)有美國(guó)的全球定位系統(tǒng)GPS、俄羅斯的全球?qū)Ш叫l(wèi)星系統(tǒng)GL0NASS和歐共體正在組建的伽利略Galileo導(dǎo)航系統(tǒng)。2000年以來(lái)，中國(guó)已成功發(fā)射了 11顆北斗導(dǎo)航衛(wèi)星。中國(guó)正在建設(shè)的北斗衛(wèi)星導(dǎo)航系統(tǒng)空間段由5顆靜止軌道衛(wèi)星和30顆非靜止軌道衛(wèi)星組成，提供兩種服務(wù)方式，即開(kāi)放服務(wù)和授權(quán)服務(wù)。我國(guó)將在未來(lái)幾年陸續(xù)發(fā)射北斗導(dǎo)航衛(wèi)星系列，并進(jìn)行星座組網(wǎng)和實(shí)驗(yàn)， 計(jì)劃2012年左右，“北斗”系統(tǒng)將覆蓋亞太地區(qū)，2020年左右覆蓋全球?？梢灶A(yù)言很快中國(guó)將會(huì)擁有自己獨(dú)立的導(dǎo)航全球定位衛(wèi)星系統(tǒng)。導(dǎo)航系統(tǒng)面臨的干擾按帶寬可分為寬帶干擾和窄帶干擾。這時(shí)先將同向窄帶干擾抑制掉，再用空域算法抑制不同向的寬、窄帶干擾，能夠在不損失衛(wèi)星信號(hào)的同時(shí)有效提高抗干擾能力。抑制單窄帶干擾的經(jīng)典方法是陷波器。對(duì)于陷波器的設(shè)計(jì)，在消除干擾的同時(shí)，應(yīng)盡量保證高的輸出信噪比。目前國(guó)內(nèi)外對(duì)陷波器的設(shè)計(jì)方法主要有直接型陷波器、格型IIR陷波器、基于LMS算法的陷波器。目前的研究成果表明利用陷波器技術(shù)能對(duì)窄帶干擾進(jìn)行有效抑制。傳統(tǒng)的陷波器并不能完全自適應(yīng)的調(diào)節(jié)陷波器的各個(gè)參數(shù)，比如直接型和格型 IIR陷波器都需要預(yù)先給定控制陷波器帶寬的系數(shù)α，α給定的偏大或偏小，都會(huì)影響陷波效果，此外要確定一個(gè)合適的α，必須根據(jù)窄帶干擾的強(qiáng)弱和寬度進(jìn)行多次嘗試并調(diào)整， 不便于工程實(shí)現(xiàn)。針對(duì)采用LMS算法的陷波器則需要一個(gè)參考輸入，其頻率為需要抑制的窄帶干擾中心頻率，在窄帶干擾中心頻率未知的情況下很難有效抑制。

發(fā)明內(nèi)容
本發(fā)明的目的在于克服上述已有技術(shù)的不足，提出一種用于衛(wèi)星導(dǎo)航系統(tǒng)的完全自適應(yīng)陷波器及其陷波方法，以自適應(yīng)調(diào)節(jié)陷波器的各個(gè)參數(shù)，有效的抑制窄帶干擾，尤其是同向窄帶干擾，提高衛(wèi)星導(dǎo)航系統(tǒng)的抗干擾能力，便于后續(xù)導(dǎo)航電文的準(zhǔn)確提取。為實(shí)現(xiàn)上述目的，本發(fā)明用于衛(wèi)星導(dǎo)航系統(tǒng)的完全自適應(yīng)陷波器包括數(shù)據(jù)采集及預(yù)處理模塊它包括模擬數(shù)字轉(zhuǎn)換器ADC芯片和現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA芯片，該ADC芯片用于完成中頻模擬信號(hào)采樣功能，將模擬信號(hào)轉(zhuǎn)換為數(shù)字實(shí)信號(hào)，該 FPGA芯片用于完成數(shù)字正交差值和低通濾波；自適應(yīng)陷波模塊它包括FPGA、數(shù)字信號(hào)處理器DSP和存儲(chǔ)器FLASH，該FPGA用于將基帶數(shù)字復(fù)信號(hào)通過(guò)總線BUS傳送給DSP芯片，DSP把這組信號(hào)通過(guò)快速傅里葉變換 FFT變換到頻域，利用頻域信號(hào)完成門(mén)限估計(jì)和自適應(yīng)陷波器參數(shù)設(shè)定，存儲(chǔ)器FLASH中存儲(chǔ)有余弦函數(shù)表，用于為陷波器系數(shù)設(shè)定提供計(jì)算依據(jù)，F(xiàn)PGA用設(shè)定的陷波器系數(shù)構(gòu)造一個(gè)二階格型無(wú)限沖激響應(yīng)IIR陷波器，并完成自適應(yīng)陷波；輸出控制模塊它包括FPGA和數(shù)字信號(hào)處理器DSP，該FPGA用于將陷波后的數(shù)據(jù)通過(guò)總線BUS傳給DSP，該DSP用于計(jì)算輸出干信噪比0ISNR，并設(shè)置標(biāo)志位FLAG，F(xiàn)PGA根據(jù)不同的標(biāo)志位FLAG控制不同的輸出。所述的數(shù)字信號(hào)處理器DSP包括 門(mén)限判定子模塊，用于估計(jì)窄帶干擾的門(mén)限值和干擾寬度width，根據(jù)輸入窄帶干擾的不同自適應(yīng)的調(diào)節(jié)門(mén)限值及干擾寬度；自適應(yīng)陷波器系數(shù)設(shè)定子模塊，用于產(chǎn)生自適應(yīng)陷波器的陷波頻點(diǎn)系數(shù)、陷波寬度系數(shù)和陷波深度系數(shù)這三個(gè)系數(shù)，并將這些系數(shù)通過(guò)數(shù)據(jù)總線傳遞給FPGA ；輸出干信噪比OISNR計(jì)算子模塊，用于計(jì)算陷波后數(shù)據(jù)的輸出干信噪比0ISNR，當(dāng) OISNR > O 時(shí)，設(shè)置標(biāo)志位 FLAG = O ;當(dāng) OISNR < O 時(shí)，F(xiàn)LAG = I。所述的FPGA包括格型無(wú)限沖激響應(yīng)IIR陷波器子模塊用于生成二階的格型無(wú)限沖激響應(yīng)IIR濾波器；輸出跳轉(zhuǎn)子模塊用于控制輸出模塊的跳轉(zhuǎn)，當(dāng)FLAG = I時(shí)，直接輸出結(jié)果；當(dāng) FLAG = O時(shí)，返回自適應(yīng)陷波模塊再做一次陷波，并將兩次陷波后的結(jié)果輸出。為實(shí)現(xiàn)上述目的，本發(fā)明用于衛(wèi)星導(dǎo)航系統(tǒng)的完全自適應(yīng)陷波方法，包括如下步驟(I)通過(guò)模擬數(shù)字轉(zhuǎn)換器ADC對(duì)下變頻后的單天線接收的單通道模擬信號(hào)進(jìn)行采樣，得到中頻數(shù)字實(shí)信號(hào)，采樣頻域?yàn)閒s ;(2)中頻數(shù)字實(shí)信號(hào)與兩路正交的數(shù)字本振相乘，通過(guò)有限沖擊響應(yīng)FIR濾波器， 得到I路和Q路相互正交的基帶數(shù)字信號(hào)；(3)從基帶數(shù)字信號(hào)中取N個(gè)采樣樣本點(diǎn)的數(shù)據(jù)放入先入先出緩存器FIFO，數(shù)字信號(hào)處理器DSP通過(guò)數(shù)據(jù)總線和地址總線到FIFO讀取這些采樣樣本點(diǎn)的數(shù)據(jù)；(4)將采樣樣本數(shù)據(jù)做FFT，得到頻域信號(hào)，對(duì)頻域信號(hào)進(jìn)行譜峰搜索，得到譜峰位置，即干擾頻點(diǎn)fQ;(5)計(jì)算頻域信號(hào)的均值，用兩倍的均值作為干擾門(mén)限值，通過(guò)門(mén)限判決，得到干擾寬度；(6)數(shù)字信號(hào)處理器DSP利用干擾頻點(diǎn)計(jì)算出陷波頻點(diǎn)系數(shù)，利用干擾寬度計(jì)算出陷波寬度系數(shù)，在陷波器輸出信噪比最大的約束下利用陷波寬度系數(shù)計(jì)算陷波深度系數(shù)，并將這些陷波系數(shù)通過(guò)數(shù)據(jù)總線傳遞給FPGA ；(7)FPGA利用DSP計(jì)算的陷波系數(shù)構(gòu)造一個(gè)二階的格型無(wú)限沖激響應(yīng)IIR陷波器， 并用此格型IIR陷波器對(duì)頻域信號(hào)進(jìn)行加權(quán)陷波，將陷波后的輸出結(jié)果通過(guò)數(shù)據(jù)總線送給 DSP ；⑶DSP根據(jù)FPGA送來(lái)的陷波輸出結(jié)果計(jì)算數(shù)據(jù)的輸出干信噪比0ISNR，并設(shè)置標(biāo)志位 FLAG，當(dāng) OISNR > O 時(shí)，F(xiàn)LAG = O ;當(dāng) OISNR < O 時(shí)，F(xiàn)LAG = I ；
(9)FPGA根據(jù)不同的標(biāo)志位FLAG決定輸出模塊的跳轉(zhuǎn)方向，當(dāng)FLAG = O時(shí)，直接輸出陷波后的結(jié)果；當(dāng)FLAG = I時(shí)，返回自適應(yīng)陷波模塊再做一次陷波，并將兩次陷波后的結(jié)果輸出。本發(fā)明與現(xiàn)有技術(shù)相比，具有以下優(yōu)點(diǎn)(I)本發(fā)明接收的衛(wèi)星導(dǎo)航信號(hào)為單天線接收的單通道數(shù)據(jù)，以此數(shù)據(jù)可完成抑制同向窄帶干擾的目的，克服了多天線接收的多通道數(shù)據(jù)空域算法不能抑制同向窄帶干擾的弊端；(2)本發(fā)明能夠根據(jù)輸入干擾信號(hào)的不同特性自適應(yīng)的調(diào)節(jié)格型無(wú)限沖擊響應(yīng) IIR陷波器的陷波頻點(diǎn)系數(shù)、陷波寬度系數(shù)和陷波深度系數(shù)，無(wú)需提前知道干擾信號(hào)的形式，能夠完全自適應(yīng)的與窄帶干擾匹配，達(dá)到理想的陷波效果；(3)本發(fā)明在輸出控制模塊中以陷波后數(shù)據(jù)的輸出干信噪比OISNR作為輸出判斷條件，在保證了陷波效果的同時(shí)又不會(huì)造成系統(tǒng)資源浪費(fèi)。仿真結(jié)果表明，本發(fā)明應(yīng)用于衛(wèi)星導(dǎo)航系統(tǒng)，相比傳統(tǒng)陷波器能有效抑制窄帶干擾。


圖I為本發(fā)明完全自適應(yīng)陷波器的結(jié)構(gòu)框圖；圖2為本發(fā)明完全自適應(yīng)陷波器的數(shù)據(jù)采集及預(yù)處理模塊框圖；圖3為本發(fā)明完全自適應(yīng)陷波器的自適應(yīng)陷波模塊框圖；圖4為圖4中門(mén)限判決的示意圖；圖5為圖4中格型IIR陷波器的結(jié)構(gòu)圖；圖6為本發(fā)明完全自適應(yīng)陷波器的輸出控制模塊框圖；圖7為本發(fā)明完全自適應(yīng)陷波的流程圖；圖8為本發(fā)明完全自適應(yīng)陷波器與傳統(tǒng)陷波器的陷波效果對(duì)比圖。
具體實(shí)施例方式參照?qǐng)D1，本發(fā)明主要由數(shù)據(jù)采集及預(yù)處理模塊、自適應(yīng)陷波模塊及輸出控制模塊組成，時(shí)鐘信號(hào)由外部信號(hào)源或接收機(jī)提供。所述三個(gè)模塊依次電連接，其中數(shù)據(jù)采集及預(yù)處理模塊接收模擬中頻信號(hào)，該模擬中頻信號(hào)是由全向單天線接收的單通道衛(wèi)星導(dǎo)航模擬射頻信號(hào)經(jīng)過(guò)接收機(jī)下變頻后的結(jié)果，數(shù)據(jù)采集及預(yù)處理模塊對(duì)該模擬中頻信號(hào)進(jìn)行采樣得到樣本數(shù)據(jù)，通過(guò)正交插值算法將樣本數(shù)據(jù)變?yōu)榛鶐?shù)字復(fù)信號(hào)，通過(guò)低通濾波濾除數(shù)字基帶復(fù)信號(hào)中的鏡頻分量；自適應(yīng)陷波模塊接收數(shù)據(jù)采集及預(yù)處理模塊處理好的基帶數(shù)字復(fù)信號(hào)，將基帶數(shù)字復(fù)信號(hào)變換到頻域，對(duì)頻域信號(hào)進(jìn)行門(mén)限估計(jì)、自適應(yīng)陷波系數(shù)設(shè)定和加權(quán)陷波；輸出控制模塊接收自適應(yīng)陷波模塊的輸出數(shù)據(jù)，計(jì)算陷波后數(shù)據(jù)的輸出干信噪比0ISNR，并設(shè)置標(biāo)志位FLAG，根據(jù)FLAG值的不同控制輸出模塊的跳轉(zhuǎn)。各個(gè)模塊的詳細(xì)結(jié)構(gòu)參照?qǐng)D2、圖3、圖4、圖5和圖6描述如下參照?qǐng)D2，數(shù)據(jù)采集及預(yù)處理模塊，包括模擬數(shù)字轉(zhuǎn)換器芯片ADC和現(xiàn)場(chǎng)可編程門(mén)陣列FPGA。ADC芯片采用AD公司的AD6644芯片，但并不限于該系列的ADC芯片，F(xiàn)PGA芯片選用型號(hào)為Altera公司的Cyclone III，但并不限于該系列的FPGA芯片。模擬數(shù)字轉(zhuǎn)換器芯片AD6644，采用低分差動(dòng)信號(hào)LVDS傳輸，用于完成模擬數(shù)字Α/D轉(zhuǎn)換功能，并對(duì)轉(zhuǎn)換后的中頻數(shù)字信號(hào)進(jìn)行采樣。FPGA芯片用于接收采集到的中頻數(shù)字信號(hào)，并將中頻數(shù)字信號(hào)分別與兩路正交的數(shù)字本振相乘，將中頻數(shù)字信號(hào)移頻到基帶；對(duì)基帶數(shù)字信號(hào)采用低通濾波器濾除頻譜中的鏡頻分量，其中低通濾波器采用FPGA中搭建的32階有限沖擊響應(yīng)FIR濾波器，得到I路和Q路基帶數(shù)字信號(hào)I (tn)和Q(tn) ；FPGA芯片將基帶數(shù)字信號(hào)放入先入先出緩存器FIFO，通過(guò)數(shù)據(jù)總線D_BUS和地址總線A_DUS向DSP發(fā)送預(yù)處理好的基帶數(shù)字信號(hào)，其中D_BUS和A_BUS均為雙向傳輸，地址總線A_BUS用于DSP向FPGA通知數(shù)據(jù)存儲(chǔ)空間的地址，數(shù)據(jù)總線D_BUS用于FPGA向DSP發(fā)送處理好的原始數(shù)據(jù)。參照?qǐng)D3，自適應(yīng)陷波模塊，包括FPGA芯片、數(shù)字信號(hào)處理器DSP芯片和存儲(chǔ)器 FLASH芯片。FLASH芯片選用型號(hào)為Spansion公司的S29GL256N，但并不限于該FLASH芯片，F(xiàn)LASH芯片中存儲(chǔ)一組余弦函數(shù)值表，該余弦函數(shù)值表是預(yù)先由仿真軟件MATLAB產(chǎn)生的；DSP芯片選用型號(hào)為ADI公司TigerSHARC系列的TS-101，但并不限于該系列的DSP 芯片，本發(fā)明在該DSP芯片中設(shè)有門(mén)限判定子模塊和自適應(yīng)陷波器系數(shù)設(shè)定子模塊，其中門(mén)限判定子模塊用于完成干擾門(mén)限判定，由此得到頻域信號(hào)的干信噪比ISNR和干擾寬度 width ；自適應(yīng)陷波器系數(shù)設(shè)定子模塊用于設(shè)定自適應(yīng)陷波器的陷波頻點(diǎn)系數(shù)Iv陷波寬度系數(shù)α和陷波深度系數(shù)h。DSP將采樣樣本數(shù)據(jù)通過(guò)FFT變換到頻域，得到頻域信號(hào)，對(duì)頻域信號(hào)進(jìn)行譜峰搜索得到干擾頻點(diǎn)f0,將干擾頻點(diǎn)f0帶入陷波頻點(diǎn)系數(shù)k0的計(jì)算公式k0 =-cos (2 JI f0/fs)中，其中fs為采樣頻率，從FLASH中查找(2 Ji f0/fs)的余弦函數(shù)值，可得陷波頻點(diǎn)系數(shù)1 的值。計(jì)算頻域信號(hào)的均值A(chǔ)并將2/}作為干擾門(mén)限值。干擾門(mén)限的判決方法如4所示，即將頻域信號(hào)與干擾門(mén)限值做比較，大于干擾門(mén)限值的部分判為干擾，反之為信號(hào)和噪聲。對(duì)干擾數(shù)據(jù)進(jìn)行加權(quán)平均得到干擾功率，對(duì)信號(hào)和噪聲數(shù)據(jù)進(jìn)行加權(quán)平均得到噪聲和信號(hào)功率，用干擾功率與噪聲和信號(hào)功率的比值算得頻域信號(hào)的干信噪比ISNR ;由干擾與干擾門(mén)限值的交點(diǎn)得到干擾的左邊界點(diǎn)Ught和右邊界點(diǎn)ileft，進(jìn)而得到干擾寬度 width，即i—和iHght之間的寬度；由仿真軟件MATLAB擬合一個(gè)陷波寬度系數(shù)α的方程， 將干擾寬度width帶入方程中，方程的解即為陷波寬度系數(shù)α的值。在陷波器輸出信噪比最大的約束下利用陷波寬度系數(shù)α和頻域信號(hào)的干信噪比ISNR計(jì)算陷波深度系數(shù)Ic1，并將這些陷波系數(shù)通過(guò)數(shù)據(jù)總線傳遞給FPGA。該FPGA設(shè)有格型無(wú)限沖激響應(yīng)IIR陷波器子模塊，用于利用DSP發(fā)來(lái)的自適應(yīng)陷波器系數(shù)構(gòu)造一個(gè)格型無(wú)限沖擊響應(yīng)IIR陷波器，格型 IIR陷波器的結(jié)構(gòu)如圖5所示，它由兩個(gè)格型陷波器級(jí)聯(lián)而成，上方的格型陷波器相當(dāng)于一個(gè)自回歸AR模型，下方的格型陷波器為一個(gè)格型有限沖擊響應(yīng)FIR陷波器，整個(gè)格型濾波器具有無(wú)限多個(gè)沖激響應(yīng)，該格型IIR陷波器對(duì)DSP發(fā)送的頻域數(shù)據(jù)進(jìn)行加權(quán)陷波。參照?qǐng)D6，輸出控制模塊，包括DSP芯片和FPGA芯片。該DSP芯片設(shè)有輸出干信噪比OISNR計(jì)算子模塊，用于計(jì)算陷波后數(shù)據(jù)的輸出干信噪比0ISNR。該FPGA設(shè)有輸出跳轉(zhuǎn)子模塊，用于根據(jù)FLAG值的不同控制輸出模塊的跳轉(zhuǎn)。DSP通過(guò)數(shù)據(jù)總線D_BUS從FPGA 芯片的FIFO中讀取陷波后的數(shù)據(jù)，計(jì)算陷波后數(shù)據(jù)的輸出干信噪比0ISNR，當(dāng)輸出干信噪比OISNR的值大于零時(shí)，設(shè)置標(biāo)志位FLAG = O ;當(dāng)輸出干信噪比OISNR的值小于零時(shí)，設(shè)置標(biāo)志位FLAG = I。DSP將FLAG的值傳遞給FPGA，F(xiàn)PGA根據(jù)不同的FLAG值控制輸出模塊的跳轉(zhuǎn)，當(dāng)FLAG = O時(shí)，F(xiàn)PGA控制模塊直接輸出陷波后的數(shù)據(jù)；當(dāng)FLAG = I時(shí)，控制輸出模塊跳轉(zhuǎn)到自適應(yīng)陷波模塊再進(jìn)行一次陷波，并將兩次陷波后的結(jié)果輸出。參照?qǐng)D7，本發(fā)明用于衛(wèi)星導(dǎo)航系統(tǒng)的完全自適應(yīng)陷波方法，包括如下步驟步驟1，通過(guò)模擬數(shù)字轉(zhuǎn)換器ADC對(duì)模擬信號(hào)進(jìn)行模擬數(shù)字轉(zhuǎn)換并采樣，得到中頻數(shù)字信號(hào)，采樣頻域?yàn)閒s。步驟2，將采樣的中頻數(shù)字信號(hào)分別與兩路正交的數(shù)字本振相乘，并將該中頻數(shù)字信號(hào)移頻到基帶，得到基帶數(shù)字信號(hào)。步驟3，采用FPGA中搭建的32階FIR濾波器濾除基帶數(shù)字信號(hào)中的鏡頻分量，得到I路和Q路基帶數(shù)字信號(hào)I (tn)和Q(tn)。步驟4，從基帶數(shù)字信號(hào)中取N個(gè)采樣樣本點(diǎn)的數(shù)據(jù)放入先入先出緩存器FIFO，數(shù)字信號(hào)處理器DSP通過(guò)數(shù)據(jù)總線D_BUS和地址總線A_DUS從FIFO中讀取這些采樣樣本點(diǎn)的數(shù)據(jù)。 步驟5，數(shù)字信號(hào)處理器DSP對(duì)獲取的采樣樣本點(diǎn)數(shù)據(jù)做FFT，得到頻域信號(hào)，并對(duì)頻域信號(hào)進(jìn)行譜峰搜索，得到譜峰位置，即干擾頻點(diǎn)fo。步驟6，數(shù)字信號(hào)處理器DSP對(duì)頻域信號(hào)同時(shí)進(jìn)行干擾門(mén)限判決，并計(jì)算干擾寬度 width和頻域信號(hào)的干信噪比ISNR(6a)用公式Α =計(jì)算頻域信號(hào)的均值α將蒙特卡洛實(shí)驗(yàn)得到的值9 J乍
N 1=ιμ，^ μ
為干擾門(mén)限值，其中，x(i)表示第i個(gè)頻域信號(hào)，N為采樣樣本數(shù)；(6b)將頻域信號(hào)與干擾門(mén)限值做比較，大于干擾門(mén)限值的部分判為干擾，反之為
信號(hào)和噪聲；(6c)由干擾與干擾門(mén)限值的交點(diǎn)得到干擾的左邊界點(diǎn)Ught和右邊界點(diǎn)ileft，進(jìn)而得到干擾寬度width，即ileft和iHght之間的寬度；6d)對(duì)干擾數(shù)據(jù)進(jìn)行加權(quán)平均得到干擾功率，對(duì)信號(hào)和噪聲數(shù)據(jù)進(jìn)行加權(quán)平均得到噪聲和信號(hào)功率，用干擾功率除以噪聲和信號(hào)功率得頻域信號(hào)的干信噪比ISNR。步驟7，數(shù)字信號(hào)處理器DSP根據(jù)譜峰搜索和門(mén)限判決的結(jié)果設(shè)定格型IIR陷波器的系數(shù)(7a)將干擾頻點(diǎn)fQ帶入陷波頻點(diǎn)系數(shù)kQ的計(jì)算公式kQ = -cos (2 π fjfs)中，其中fs為采樣頻率；(7b)從FLASH表中查找(2 π f0/fs)的余弦函數(shù)值，即得到陷波頻點(diǎn)系數(shù)的值kQ ；(7c)用仿真軟件MATLAB中的擬合函數(shù)polyfit擬合一個(gè)一元η次方程α
權(quán)利要求
1.一種用于衛(wèi)星導(dǎo)航系統(tǒng)的完全自適應(yīng)陷波器，其特征在于，包括數(shù)據(jù)采集及預(yù)處理模塊它包括模擬數(shù)字轉(zhuǎn)換器ADC芯片和現(xiàn)場(chǎng)可編程門(mén)陣列FPGA芯片，該ADC芯片用于完成中頻模擬信號(hào)采樣功能，將模擬信號(hào)轉(zhuǎn)換為數(shù)字實(shí)信號(hào)，該FPGA芯片用于完成數(shù)字正交差值和低通濾波；自適應(yīng)陷波模塊它包括FPGA、數(shù)字信號(hào)處理器DSP和存儲(chǔ)器FLASH，該FPGA用于將基帶數(shù)字復(fù)信號(hào)通過(guò)總線BUS傳送給DSP芯片，DSP把這組信號(hào)通過(guò)快速傅里葉變換FFT變換到頻域，利用頻域信號(hào)完成門(mén)限估計(jì)和自適應(yīng)陷波器參數(shù)設(shè)定，存儲(chǔ)器FLASH中存儲(chǔ)有余弦函數(shù)表，用于為陷波器系數(shù)設(shè)定提供計(jì)算依據(jù)，F(xiàn)PGA用設(shè)定的陷波器系數(shù)構(gòu)造一個(gè)二階格型無(wú)限沖激響應(yīng)IIR陷波器，并完成自適應(yīng)陷波；輸出控制模塊它包括FPGA和數(shù)字信號(hào)處理器DSP，該FPGA用于將陷波后的數(shù)據(jù)通過(guò)總線BUS傳給DSP，該DSP用于計(jì)算輸出干信噪比0ISNR，并設(shè)置標(biāo)志位FLAG，F(xiàn)PGA根據(jù)不同的標(biāo)志位FLAG控制不同的輸出。
2.根據(jù)權(quán)利要求I所述的完全自適應(yīng)陷波器，其中數(shù)字信號(hào)處理器DSP包括門(mén)限判定子模塊，用于估計(jì)窄帶干擾的門(mén)限值和干擾寬度width，根據(jù)輸入窄帶干擾的不同自適應(yīng)的調(diào)節(jié)門(mén)限值及干擾寬度；自適應(yīng)陷波器系數(shù)設(shè)定子模塊，用于產(chǎn)生自適應(yīng)陷波器的陷波頻點(diǎn)系數(shù)、陷波寬度系數(shù)和陷波深度系數(shù)這三個(gè)系數(shù)，并將這些系數(shù)通過(guò)數(shù)據(jù)總線傳遞給FPGA ；輸出干信噪比OISNR計(jì)算子模塊，用于計(jì)算陷波后數(shù)據(jù)的輸出干信噪比0ISNR，當(dāng) OISNR > O 時(shí)，設(shè)置標(biāo)志位 FLAG = O ;當(dāng) OISNR < O 時(shí)，F(xiàn)LAG = I。
3.根據(jù)權(quán)利要求I所述的完全自適應(yīng)陷波器，其中FPGA包括格型無(wú)限沖激響應(yīng)IIR陷波器子模塊用于生成二階的格型無(wú)限沖激響應(yīng)IIR濾波器；輸出跳轉(zhuǎn)子模塊用于控制輸出模塊的跳轉(zhuǎn)，當(dāng)FLAG= I時(shí)，直接輸出結(jié)果^FLAG = O時(shí)，返回自適應(yīng)陷波模塊再做一次陷波，并將兩次陷波后的結(jié)果輸出。
4.根據(jù)權(quán)利要求I所述的完全自適應(yīng)陷波器，其中所述的FPGA芯片用于完成數(shù)字正交差值和低通濾波，是指FPGA將ADC轉(zhuǎn)換后的數(shù)字實(shí)信號(hào)從中頻下變頻到基帶形成基帶數(shù)字復(fù)信號(hào)，并濾除基帶數(shù)字復(fù)信號(hào)中的鏡頻分量。
5.根據(jù)權(quán)利要求I所述的完全自適應(yīng)陷波器，其中所述存儲(chǔ)器FLASH中存儲(chǔ)的余弦函數(shù)表，是指預(yù)先由仿真軟件MATLAB計(jì)算好并存儲(chǔ)于FLASH的余弦函數(shù)表，在進(jìn)行陷波器系數(shù)設(shè)定時(shí)數(shù)字信號(hào)處理器DSP直接到存儲(chǔ)器FLASH中查找余弦函數(shù)值。
6.一種用于衛(wèi)星導(dǎo)航系統(tǒng)的完全自適應(yīng)陷波方法，包括如下步驟(1)通過(guò)模擬數(shù)字轉(zhuǎn)換器ADC對(duì)下變頻后的單天線接收的單通道模擬信號(hào)進(jìn)行采樣， 得到中頻數(shù)字實(shí)信號(hào)，采樣頻域?yàn)閒s ;(2)中頻數(shù)字實(shí)信號(hào)與兩路正交的數(shù)字本振相乘，通過(guò)有限沖擊響應(yīng)FIR濾波器，得到 I路和Q路相互正交的基帶數(shù)字信號(hào)；(3)從基帶數(shù)字信號(hào)中取N個(gè)采樣樣本點(diǎn)的數(shù)據(jù)放入先入先出緩存器FIFO，數(shù)字信號(hào)處理器DSP通過(guò)數(shù)據(jù)總線和地址總線到FIFO讀取這些采樣樣本點(diǎn)的數(shù)據(jù)；(4)將采樣樣本數(shù)據(jù)做FFT，得到頻域信號(hào)，對(duì)頻域信號(hào)進(jìn)行譜峰搜索，得到譜峰位置， 即干擾頻點(diǎn)f(| ；(5)計(jì)算頻域信號(hào)的均值，用兩倍的均值作為干擾門(mén)限值，通過(guò)門(mén)限判決，得到干擾寬度；(6)數(shù)字信號(hào)處理器DSP利用干擾頻點(diǎn)計(jì)算出陷波頻點(diǎn)系數(shù)，利用干擾寬度計(jì)算出陷波寬度系數(shù)，在陷波器輸出信噪比最大的約束下利用陷波寬度系數(shù)計(jì)算陷波深度系數(shù)，并將這些陷波系數(shù)通過(guò)數(shù)據(jù)總線傳遞給FPGA ；(7)FPGA利用DSP計(jì)算的陷波系數(shù)構(gòu)造一個(gè)二階的格型無(wú)限沖激響應(yīng)IIR陷波器，并用此格型IIR陷波器對(duì)頻域信號(hào)進(jìn)行加權(quán)陷波，將陷波后的輸出結(jié)果通過(guò)數(shù)據(jù)總線送給DSP ；(8)DSP根據(jù)FPGA送來(lái)的陷波輸出結(jié)果計(jì)算數(shù)據(jù)的輸出干信噪比0ISNR，并設(shè)置標(biāo)志位 FLAG,當(dāng) OISNR > O 時(shí)，F(xiàn)LAG = O ;當(dāng) OISNR < O 時(shí)，F(xiàn)LAG = I ；(9)FPGA根據(jù)不同的標(biāo)志位FLAG決定輸出模塊的跳轉(zhuǎn)方向，當(dāng)FLAG= O時(shí)，直接輸出陷波后的結(jié)果；當(dāng)FLAG= I時(shí)，返回自適應(yīng)陷波模塊再做一次陷波，并將兩次陷波后的結(jié)果輸出。
7.根據(jù)權(quán)利要求6所述的陷波方法，其特征在于步驟(5)所述的計(jì)算頻域信號(hào)的均值， 按如下公式進(jìn)行
8.根據(jù)權(quán)利要求6所述的陷波方法，其特征在于步驟(5)所述的通過(guò)門(mén)限判決，得到干擾寬度，是將頻域信號(hào)與干擾門(mén)限值2 A做比較，大于干擾門(mén)限值的部分就判為干擾，反之為信號(hào)和噪聲，由干擾與干擾門(mén)限值的交點(diǎn)得到干擾的左邊界點(diǎn)Ught和右邊界點(diǎn)ileft，進(jìn)而得到干擾寬度width，即ileft和iHght之間的寬度。
9.根據(jù)權(quán)利要求6所述的陷波方法，其特征在于步驟(6)所述的數(shù)字信號(hào)處理器DSP 利用干擾頻點(diǎn)計(jì)算出陷波頻點(diǎn)系數(shù)，利用干擾寬度計(jì)算出陷波寬度系數(shù)，在陷波器輸出信噪比最大的約束下利用陷波寬度系數(shù)計(jì)算陷波深度系數(shù)，通過(guò)如下步驟進(jìn)行(6a)將干擾頻點(diǎn)f0帶入陷波頻點(diǎn)系數(shù)k0的計(jì)算公式k0 = -cos (2 π fjfs)中,其中fs 為采樣頻率；(6b)從FLASH表中查找(2 π f0/fs)的余弦函數(shù)值，即得到陷波頻點(diǎn)系數(shù)的值1 ；(6c)用仿真軟件MATLAB中的擬合函數(shù)polyfit擬合一個(gè)一元η次方程
10.根據(jù)權(quán)利要求6所述的陷波方法，其特征在于步驟(8)所述的DSP根據(jù)FPGA送來(lái)的陷波輸出結(jié)果計(jì)算數(shù)據(jù)的輸出干信噪比0ISNR，是指在輸出結(jié)果中對(duì)干擾數(shù)據(jù)加權(quán)平均得到干擾功率Pinte，對(duì)信號(hào)和噪聲數(shù)據(jù)加權(quán)平均得到噪聲和信號(hào)功率Psignal+n_;再由干擾功率與噪聲和信號(hào)功率的比值，得到輸出干信噪比:
全文摘要
本發(fā)明公開(kāi)了一種用于衛(wèi)星導(dǎo)航系統(tǒng)的完全自適應(yīng)陷波器及其陷波方法，主要解決現(xiàn)有陷波器不能在窄帶干擾特性未知的情況下自適應(yīng)地調(diào)節(jié)陷波器的陷波帶寬、陷波深度和陷波頻點(diǎn)的問(wèn)題。該陷波器包括數(shù)據(jù)采集與預(yù)處理模塊、自適應(yīng)陷波模塊和輸出控制模塊。數(shù)據(jù)采集及預(yù)處理模塊將接收到的中頻模擬信號(hào)變?yōu)榛鶐?shù)字信號(hào)，并將該基帶數(shù)字信號(hào)送給自適應(yīng)陷波模塊，自適應(yīng)陷波模塊采用基于格型無(wú)限沖激響應(yīng)IIR陷波器的結(jié)構(gòu)，完成對(duì)基帶數(shù)字信號(hào)的陷波，并將陷波后的數(shù)據(jù)送給控制輸出模塊判定輸出。本發(fā)明能有效抑制衛(wèi)星導(dǎo)航系統(tǒng)中的各種窄帶干擾尤其是與衛(wèi)星同向的窄帶干擾，可用于衛(wèi)星導(dǎo)航系統(tǒng)中的抗干擾處理。
文檔編號(hào)G01S19/21GK102590829SQ20121006688
公開(kāi)日2012年7月18日 申請(qǐng)日期2012年3月14日 優(yōu)先權(quán)日2012年3月14日
發(fā)明者何學(xué)輝, 劉凱, 周航, 廖桂生, 曾操, 李國(guó)梁, 計(jì)茹, 陶海紅 申請(qǐng)人:西安電子科技大學(xué)