一種加載信號調理電路的多道脈沖幅度分析器的制造方法
【專利摘要】本發(fā)明公開了一種加載信號調理電路的多道脈沖幅度分析器,包括探測器、信號調理電路、單端轉差分電路、高速ADC、差分時鐘電路、FPGA、低電壓差分數(shù)據(jù)接口、數(shù)據(jù)處理終端；所述探測器、信號調理電路、單端轉差分電路、高速ADC、FPGA和數(shù)據(jù)處理終端依次相連，所述高速ADC還與差分時鐘電路相連；所述FPGA還與低電壓差分數(shù)據(jù)接口相連；本發(fā)明提高了系統(tǒng)的穩(wěn)定性與可靠性;可以利用數(shù)字信號處理方法針對輸入噪聲特點實現(xiàn)優(yōu)化設計，達到最佳或準最佳濾波效果;處理速度快，反堆積能力強，相同能量分辨率下脈沖通過率更高；參數(shù)由程序控制，調整方便、簡單。
【專利說明】一種加載信號調理電路的多道脈沖幅度分析器

【技術領域】
[0001]本發(fā)明公開了一種加載信號調理電路的多道脈沖幅度分析器，屬于信號處理【技術領域】。

【背景技術】
[0002]多道脈沖幅度分析儀和射線能譜儀是核監(jiān)測與和技術應用中常用的儀器。20世紀90年代國外就已經(jīng)推出了基于高速核脈沖波形采樣和數(shù)字濾波成型技術的新型多道能譜儀，使數(shù)字化成為脈沖能譜儀發(fā)展的重要方向。國內譜儀技術多年來一直停留在模擬技術水平上，數(shù)字化能譜測量技術仍處于方法研究階段。為了滿足不斷增長的高性能能譜儀需求，迫切需要研制一種數(shù)字化Y能譜儀。通過核脈沖分析儀顯示在顯示器上的核能譜幫助人們了解核物質的放射性的程度。
[0003]國內很大一部分學者采用核譜儀模擬電路的方式實現(xiàn)脈沖堆積的處理。由于整個過程都是由模擬電路來實現(xiàn)，所以一直受到多種不利因素的困擾:模擬濾波成形電路有限的處理能力達不到最佳濾波的要求；模擬系統(tǒng)在高計數(shù)率下能量分辨率顯著下降，脈沖通過率低；模擬電路固有的溫漂和不易調整等特點，導致系統(tǒng)的穩(wěn)定性、線性及對不同應用的適應性不高；在脈沖波形識別、電荷俘獲效應校正等更復雜的應用場合模擬系統(tǒng)無法勝任。
[0004]相比來看，數(shù)字脈沖幅度分析系統(tǒng)的性能顯著優(yōu)于模擬脈沖分析器。但現(xiàn)有的數(shù)字分析器也存在很多問題，系統(tǒng)的穩(wěn)定性和可靠性仍然需要提高，處理速度、分辨能力也需要提聞。
[0005]專利號為CN1547041A，專利名稱為一種雙增益多道脈沖幅度分析的方法，該專利針對現(xiàn)有技術中的信號精度和信號干擾進行了改進，但是該專利改進的效果并不是非常的大，且系統(tǒng)的穩(wěn)定性并沒有得到很大改善，仍存在一定的問題。
[0006]專利號為CN203705369U，專利名稱為液體安檢儀多道脈沖幅度分析器，該專利指出了現(xiàn)有技術的現(xiàn)有技術為了追求道數(shù)而增加了硬件電路的復雜度，從而導致一味的追求性能而導致并不實用的問題，該專利對該問題進行了相應的改善，但是該分析器的穩(wěn)定性沒有改進，其硬件結構決定了該專利的處理速度和效率不夠高。
[0007]綜上所述，針對多道脈沖幅度分析技術，現(xiàn)有技術仍然存在很多問題，尤其在濾除噪聲、處理速度、脈沖分辨能力上仍未得到解決。同時，常見的信號調理電路存在結構復雜、功耗大的問題，需要進一步改進。


【發(fā)明內容】

[0008]本發(fā)明所要解決的技術問題是:針對現(xiàn)有技術的缺陷，提供一種加載信號調理電路的多道脈沖幅度分析器，可以利用數(shù)字信號處理方法針對輸入噪聲特點實現(xiàn)優(yōu)化設計。
[0009]本發(fā)明為解決上述技術問題采用以下技術方案:
一種加載信號調理電路的多道脈沖幅度分析器，包括探測器、信號調理電路、單端轉差分電路、高速ADC、差分時鐘電路、FPGA、低電壓差分數(shù)據(jù)接口、數(shù)據(jù)處理終端； 所述探測器、信號調理電路、單端轉差分電路、高速ADC、FPGA和數(shù)據(jù)處理終端依次相連，所述高速ADC還與差分時鐘電路相連；所述FPGA還與低電壓差分數(shù)據(jù)接口相連；
所述FPGA內部設有數(shù)據(jù)緩沖模塊、數(shù)字核脈沖處理模塊、S形加減速模塊、數(shù)字積分插補模塊、梯形加減速模塊，數(shù)據(jù)緩沖模塊、數(shù)字核脈沖處理模塊、數(shù)字積分插補模塊、梯形加減速模塊依次相連，所述數(shù)字積分插補模塊還與S形加減速模塊相連接；
所述探測器輸出的核脈沖信號經(jīng)過信號調理電路進行調理后，經(jīng)過單端轉差分電路，由采樣率為65MHz的高速ADC經(jīng)由FPGA的控制下進行模數(shù)轉換，將核脈沖轉換為數(shù)字信號，轉換為數(shù)字信號的核脈沖信號經(jīng)過FPGA內部的數(shù)字核脈沖處理模塊、S形加減速模塊、數(shù)字積分插補模塊、梯形加減速模塊的依次處理后發(fā)送到數(shù)據(jù)處理終端；
所述信號調理電路包括第一至第五電阻，第一和第二電容，第一至第三比較器，其中，輸入端和第一電阻的一端相連，第一電阻的另一端分別和第一電容的一端第二電阻的一端相連，第二電阻的另一端和第一比較器的正輸入端相連接，第一電容的另一端分別和第一比較器的輸出端、第三電阻的一端相連接，第一比較器的負輸入端經(jīng)過第二電容接地，第三電阻的另一端和第二比較器的正輸入端相連，第二比較器的負輸入端經(jīng)過第四電阻接地并且還和第五電阻的一端相連，第五電阻的另一端分別和第二比較器的輸出端、第三比較器的正輸入端相連接，第三比較器的負輸入端和第三比較器的輸出端相連接。
[0010]作為本發(fā)明的進一步優(yōu)化方案，所述低電壓差分數(shù)據(jù)接口型號為LVDS或RS485。
[0011]作為本發(fā)明的進一步優(yōu)化方案，所述FPGA通過485接口與數(shù)據(jù)處理終端相連。
[0012]作為本發(fā)明的進一步優(yōu)化方案，所述FPGA的芯片型號為EP3C40。
[0013]作為本發(fā)明的進一步優(yōu)化方案，還包括電源模塊，所述電源模塊為現(xiàn)行穩(wěn)壓電源或開關穩(wěn)壓電源。
[0014]本發(fā)明采用以上技術方案與現(xiàn)有技術相比，具有以下技術效果:本發(fā)明提高了系統(tǒng)的穩(wěn)定性與可靠性；可以利用數(shù)字信號處理方法針對輸入噪聲特點實現(xiàn)優(yōu)化設計，達到最佳或準最佳濾波效果；處理速度快，反堆積能力強，相同能量分辨率下脈沖通過率更高；參數(shù)由程序控制，調整方便、簡單。

【專利附圖】

【附圖說明】
[0015]圖1是本發(fā)明中信號調理電路的電路圖，
其中:R1至R5分別為第一至第五電阻，C1和C2分別為第一和第二電容，D1至D3分別為第一至第三比較器。
[0016]圖2是本發(fā)明的電路結構連接示意圖。

【具體實施方式】
[0017]下面詳細描述本發(fā)明的實施方式，所述實施方式的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施方式是示例性的，僅用于解釋本發(fā)明，而不能解釋為對本發(fā)明的限制。
[0018]本【技術領域】技術人員可以理解的是，本發(fā)明中涉及到的相關模塊及其實現(xiàn)的功能是在改進后的硬件及其構成的裝置、器件或系統(tǒng)上搭載現(xiàn)有技術中常規(guī)的計算機軟件程序或有關協(xié)議就可實現(xiàn)，并非是對現(xiàn)有技術中的計算機軟件程序或有關協(xié)議進行改進。例如，改進后的計算機硬件系統(tǒng)依然可以通過裝載現(xiàn)有的軟件操作系統(tǒng)來實現(xiàn)該硬件系統(tǒng)的特定功能。因此，可以理解的是，本發(fā)明的創(chuàng)新之處在于對現(xiàn)有技術中硬件模塊的改進及其連接組合關系，而非僅僅是對硬件模塊中為實現(xiàn)有關功能而搭載的軟件或協(xié)議的改進。
[0019]本【技術領域】技術人員可以理解的是，本發(fā)明中提到的相關模塊是用于執(zhí)行本申請中所述操作、方法、流程中的步驟、措施、方案中的一項或多項的硬件設備。所述硬件設備可以為所需的目的而專門設計和制造，或者也可以采用通用計算機中的已知設備或已知的其他硬件設備。所述通用計算機有存儲在其內的程序選擇性地激活或重構。
[0020]本【技術領域】技術人員可以理解，除非特意聲明，這里使用的單數(shù)形式“一”、“一個”、“所述”和“該”也可包括復數(shù)形式。應該進一步理解的是，本發(fā)明的說明書中使用的措辭“包括”是指存在所述特征、整數(shù)、步驟、操作、元件和/或組件，但是并不排除存在或添加一個或多個其他特征、整數(shù)、步驟、操作、元件、組件和/或它們的組。應該理解，當我們稱元件被“連接”或“耦接”到另一元件時，它可以直接連接或耦接到其他元件，或者也可以存在中間元件。此外，這里使用的“連接”或“耦接”可以包括無線連接或耦接。這里使用的措辭“和/或”包括一個或更多個相關聯(lián)的列出項的任一單元和全部組合。
[0021]本【技術領域】技術人員可以理解，除非另外定義，這里使用的所有術語(包括技術術語和科學術語)具有與本發(fā)明所屬領域中的普通技術人員的一般理解相同的意義。還應該理解的是，諸如通用字典中定義的那些術語應該被理解為具有與現(xiàn)有技術的上下文中的意義一致的意義，并且除非像這里一樣定義，不會用理想化或過于正式的含義來解釋。
[0022]下面結合附圖對本發(fā)明的技術方案做進一步的詳細說明:
本發(fā)明的電路結構連接示意圖如圖2所示，包括探測器、信號調理電路、單端轉差分電路、高速ADC、差分時鐘電路、FPGA、低電壓差分數(shù)據(jù)接口、數(shù)據(jù)處理終端；
所述探測器、信號調理電路、單端轉差分電路、高速ADC、FPGA和數(shù)據(jù)處理終端依次相連，所述高速ADC還與差分時鐘電路相連；所述FPGA還與低電壓差分數(shù)據(jù)接口相連；
所述FPGA內部設有數(shù)據(jù)緩沖模塊、數(shù)字核脈沖處理模塊、S形加減速模塊、數(shù)字積分插補模塊、梯形加減速模塊，數(shù)據(jù)緩沖模塊、數(shù)字核脈沖處理模塊、數(shù)字積分插補模塊、梯形加減速模塊依次相連，所述數(shù)字積分插補模塊還與S形加減速模塊；
所述探測器輸出的核脈沖信號經(jīng)過信號調理電路進行調理后，經(jīng)過單端轉差分電路，由采樣率為65MHz的高速ADC經(jīng)由FPGA的控制下進行模數(shù)轉換，將核脈沖轉換為數(shù)字信號，轉換為數(shù)字信號的核脈沖信號經(jīng)過FPGA內部的數(shù)字核脈沖處理模塊、S形加減速模塊、數(shù)字積分插補模塊、梯形加減速模塊的依次處理后發(fā)送到數(shù)據(jù)處理終端。
[0023]本發(fā)明中信號調理電路的電路圖如圖1所示，所述信號調理電路包括第一至第五電阻，第一和第二電容，第一至第三比較器，其中，輸入端和第一電阻的一端相連，第一電阻的另一端分別和第一電容的一端第二電阻的一端相連，第二電阻的另一端和第一比較器的正輸入端相連接，第一電容的另一端分別和第一比較器的輸出端、第三電阻的一端相連接，第一比較器的負輸入端經(jīng)過第二電容接地，第三電阻的另一端和第二比較器的正輸入端相連，第二比較器的負輸入端經(jīng)過第四電阻接地并且還和第五電阻的一端相連，第五電阻的另一端分別和第二比較器的輸出端、第三比較器的正輸入端相連接，第三比較器的負輸入端和第三比較器的輸出端相連接。
[0024]作為本發(fā)明的進一步優(yōu)化方案，所述低電壓差分數(shù)據(jù)接口型號為LVDS或RS485。
[0025]作為本發(fā)明的進一步優(yōu)化方案，所述FPGA通過485接口與數(shù)據(jù)處理終端相連。
[0026]作為本發(fā)明的進一步優(yōu)化方案，所述FPGA的芯片型號為EP3C40。
[0027]作為本發(fā)明的進一步優(yōu)化方案，還包括電源模塊，所述電源模塊為現(xiàn)行穩(wěn)壓電源或開關穩(wěn)壓電源。
[0028]高速ADC前置，信號調理電路應該滿足寬帶、高速、且電路參數(shù)能夠動態(tài)調整的需要，適應不同類型探測器輸出的信號。
[0029]前端電路由單端轉差分模塊和高速ADC組成。單端轉差分模塊由于其良好的抗共模干擾能力而應用廣泛。由于信號調理電路輸出的脈沖信號為單極性信號，若直接送入高速ADC，將損失一半的動態(tài)范圍。設計中在運放中加入一個適當?shù)钠秒妷?，將單極性信號轉換成雙極性信號后再送入高速ADC，以保證動態(tài)范圍。將信號由單端轉換成差分的同時，進行抗混疊濾波處理，完成帶寬的調整。
[0030]本發(fā)明的高速ADC采用AD9649，AD9649為14位并行輸出的高速模/數(shù)轉換器，具有功耗低、尺寸小、動態(tài)特性好等優(yōu)點。當信號從探測器通過信號調理電路，過差分轉單端電路后，以差分信號的形式進入高速ADC，在差分時鐘的控制下，轉換成14位數(shù)據(jù)，進入FPGA.該高速A/D在外部FPGA的控制下對信號進行采樣。然后將采樣后的數(shù)字信號送入FPGA中實現(xiàn)數(shù)字核脈沖的幅度提取。
[0031]低電壓數(shù)據(jù)差分數(shù)據(jù)接口采用了 LVDS和RS485兩種長距離數(shù)據(jù)傳輸接口，用于實現(xiàn)核能譜數(shù)據(jù)的遠程傳輸。LVDS即低電壓差分信號，是一種可以實現(xiàn)點對點或一點對多點的連接，具有低功耗，低誤碼率，低串擾，低噪聲和低輻射等特點。LVDS在對信號完整性、地抖動及共模特性要求較高的系統(tǒng)中得到了越來越廣泛的應用。在高速通信狀態(tài)下，其通信距離可達到幾百米。
[0032]而RS 485接口采用平衡驅動器和差分接收器的組合，有很強的抗共模干擾能力和抗噪聲干擾能力。其最大的通信距離約為1219 m,最大傳輸速度為10 Mb/s,傳輸速率與傳輸距離成反比，在100 Kb/s以下的傳輸速率下，可以達到最大的通信距離。
[0033]本發(fā)明中的電源模塊為穩(wěn)壓電源，穩(wěn)壓電源通常有兩類:線性穩(wěn)壓電源和開關穩(wěn)壓電源。開關電源的功率調整開關晶體管工作在開關狀態(tài)，極易產(chǎn)生嚴重的開關干擾，若采用開關穩(wěn)壓電源，這些干擾將嚴重地影響數(shù)字多道分析器的正常工作，降低A/D轉換精度。所以本發(fā)明優(yōu)先采用線性穩(wěn)壓電源為各功能模塊供電。線性穩(wěn)壓電源的優(yōu)點是輸出電壓比輸入電壓低，反應速度快，輸出波紋較小，工作產(chǎn)生的噪聲低。
[0034]本發(fā)明的電源電路其輸入電壓為擴12 V，輸出電壓有5 V，3.3 V，2.5 V，1.8 V，1.2V.線性穩(wěn)壓電路為單端轉差分、ADC、FPGA、LVDS等各模塊供電。
[0035]上面結合附圖對本發(fā)明的實施方式作了詳細說明，但是本發(fā)明并不限于上述實施方式，在本領域普通技術人員所具備的知識范圍內，還可以在不脫離本發(fā)明宗旨的前提下做出各種變化。以上所述，僅是本發(fā)明的較佳實施例而已，并非對本發(fā)明作任何形式上的限制，雖然本發(fā)明已以較佳實施例揭露如上，然而并非用以限定本發(fā)明，任何熟悉本專業(yè)的技術人員，在不脫離本發(fā)明技術方案范圍內，當可利用上述揭示的技術內容做出些許更動或修飾為等同變化的等效實施例，但凡是未脫離本發(fā)明技術方案內容，依據(jù)本發(fā)明的技術實質，在本發(fā)明的精神和原則之內，對以上實施例所作的任何簡單的修改、等同替換與改進等，均仍屬于本發(fā)明技術方案的保護范圍之內。
【權利要求】
1.一種加載信號調理電路的多道脈沖幅度分析器，其特征在于:包括探測器、信號調理電路、單端轉差分電路、高速ADC、差分時鐘電路、FPGA、低電壓差分數(shù)據(jù)接口、數(shù)據(jù)處理終端; 所述探測器、信號調理電路、單端轉差分電路、高速ADC、FPGA和數(shù)據(jù)處理終端依次相連，所述高速ADC還與差分時鐘電路相連；所述FPGA還與低電壓差分數(shù)據(jù)接口相連； 所述FPGA內部設有數(shù)據(jù)緩沖模塊、數(shù)字核脈沖處理模塊、S形加減速模塊、數(shù)字積分插補模塊、梯形加減速模塊，數(shù)據(jù)緩沖模塊、數(shù)字核脈沖處理模塊、數(shù)字積分插補模塊、梯形加減速模塊依次相連，所述數(shù)字積分插補模塊還與S形加減速模塊相連接； 所述探測器輸出的核脈沖信號經(jīng)過信號調理電路進行調理后，經(jīng)過單端轉差分電路，由采樣率為65MHz的高速ADC經(jīng)由FPGA的控制下進行模數(shù)轉換，將核脈沖轉換為數(shù)字信號，轉換為數(shù)字信號的核脈沖信號經(jīng)過FPGA內部的數(shù)字核脈沖處理模塊、S形加減速模塊、數(shù)字積分插補模塊、梯形加減速模塊的依次處理后發(fā)送到數(shù)據(jù)處理終端； 所述信號調理電路包括第一至第五電阻，第一和第二電容，第一至第三比較器，其中，輸入端和第一電阻的一端相連，第一電阻的另一端分別和第一電容的一端第二電阻的一端相連，第二電阻的另一端和第一比較器的正輸入端相連接，第一電容的另一端分別和第一比較器的輸出端、第三電阻的一端相連接，第一比較器的負輸入端經(jīng)過第二電容接地，第三電阻的另一端和第二比較器的正輸入端相連，第二比較器的負輸入端經(jīng)過第四電阻接地并且還和第五電阻的一端相連，第五電阻的另一端分別和第二比較器的輸出端、第三比較器的正輸入端相連接，第三比較器的負輸入端和第三比較器的輸出端相連接。
2.如權利要求1所述的一種加載信號調理電路的多道脈沖幅度分析器，其特征在于:所述低電壓差分數(shù)據(jù)接口型號為LVDS或RS485。
3.如權利要求1所述的一種加載信號調理電路的多道脈沖幅度分析器，其特征在于:所述FPGA通過485接口與數(shù)據(jù)處理終端相連。
4.如權利要求3所述的一種加載信號調理電路的多道脈沖幅度分析器，其特征在于:所述FPGA的芯片型號為EP3C40。
5.如權利要求1所述的一種加載信號調理電路的多道脈沖幅度分析器，其特征在于:還包括電源模塊，所述電源模塊為現(xiàn)行穩(wěn)壓電源或開關穩(wěn)壓電源。
【文檔編號】G01T1/36GK104375162SQ201410574455
【公開日】2015年2月25日 申請日期:2014年10月24日 優(yōu)先權日:2014年10月24日
【發(fā)明者】徐花, 張靜雅 申請人:蘇州德魯森自動化系統(tǒng)有限公司