專利名稱：存儲器時脈信號產(chǎn)生方法及門控時脈產(chǎn)生電路的制作方法
技術領域：
本發(fā)明為 一 種存儲器時脈信號產(chǎn)生方法及相關電路，尤指 系統(tǒng)存儲器進行時脈信號更新時的存儲器時脈信號產(chǎn)生方法及 相關電i 各。
背景技術：
現(xiàn)在市面上所售的一般計算機系統(tǒng)的主機板，其基本構成
主要是由中央處理單元(Central Processing Unit，簡稱CPU)、芯 片組(Chipset)和一些外圍電路所組成，其中央處理單元為計算 機系統(tǒng)的核心所在，用以進行系統(tǒng)中的邏輯運算處理以及控制 整個系統(tǒng)中各個元件之間的運作。而芯片組則是負責連系中央 處理單元與其他外圍設備之間的運作，其芯片組的組合有許多 不同方式，目前是以北橋(North Bridge，簡稱NB)芯片和南橋 (South Bridge,簡稱SB)芯片所搭配而成的芯片組為較常見的作 法。
而在計算機系統(tǒng)的主機板上還有一重要的元件^更是系統(tǒng)存 儲器(一 4殳為動態(tài)隨機存耳又存儲器(Dynamic Random Access Memory,簡稱DRAM))， 一般來說，系統(tǒng)存儲器通常是和芯片 組中的北橋芯片直接作信號連接。而依照讀寫方式的不同，目 前常見的存儲器類型包括有同步系統(tǒng)存儲器(Synchronous DRAM,簡稱SDRAM)、同步雙倍數(shù)據(jù)傳送系統(tǒng)存儲器(Double Data Rate SDRAM,簡稱DDR SDRAM)等等。
請參閱圖la,為一存儲器控制器10(可配置于一北橋芯片上 (圖中未顯示))和一系統(tǒng)存儲器ll的配置示意圖；由于在計算機 系統(tǒng)中的任何信號或是指令在被讀取或執(zhí)行時，除需經(jīng)由上述
的中央處理單元進行處理與判斷外，亦需要利用系統(tǒng)存儲器ll 內(nèi)部的存儲空間來作為數(shù)據(jù)的暫存處置。是故，對于對系統(tǒng)存
儲器11所進行的數(shù)據(jù)存取(access)過程，無論是數(shù)據(jù)的讀取 (read)、寫入(write)或是存儲器在某 一 段固定時間之內(nèi)所需作的 電源更新(refresh)動作等，都是由存儲器控制器10來負責控制。
如該圖la所示，就目前技術而言，系統(tǒng)存儲器ll本身并沒 有時脈產(chǎn)生器，而是由存儲器控制器10產(chǎn)生出時脈(Clock)提供 給系統(tǒng)存儲器11 ，使得所有的存取動作能依照時脈信號的指示 同步而有序地完成。舉例來說，在正常運作下，存儲器控制器 10可以根據(jù) 一 參考時脈信號CLK(未顯示于本圖)產(chǎn)生一存儲器 時脈信號DCLK(DRAM Clock)至系統(tǒng)存儲器11 ，其中存儲器時 脈信號DCLK與參考時脈信號CLK相位一致且頻率一樣。接著， 系統(tǒng)存儲器ll利用 一延遲鎖定回路(Delay-Locked Loop,簡稱 DLL ，未顯示于本圖)對所接收的存儲器時脈信號DCLK進行信 號同步處理的調整，進而產(chǎn)生 一 數(shù)據(jù)觸發(fā)信號DQS(Data Strobe)。數(shù)據(jù)觸發(fā)信號DQS會跟著數(shù)據(jù)一起回傳至存儲器控制 器10上，而北橋芯片(圖中未顯示)就可以根據(jù)數(shù)據(jù)觸發(fā)信號 DQS的觸發(fā)來存取系統(tǒng)存儲器11的數(shù)據(jù)。
所謂的同步調整便是將所輸入的存儲器時脈信號DCLK由 延遲鎖定回路來進行 一 延遲輸入及/或輸出的偵測與校準過程， 使得數(shù)據(jù)觸發(fā)信號DQS的相位與存儲器時脈信號DCLK的相位 一致，也就是沒有相位差(inphase)。此外，延遲鎖定回路亦會 持續(xù)地于數(shù)據(jù)存取過程中進行時脈信號調整上的補償 (compensate),以避免系統(tǒng)在運作狀態(tài)下會因為內(nèi)部相關元件的 溫度升高或電壓變化的情形而造成對數(shù)據(jù)觸發(fā)信號DQS可能的 信號偏離(skew)的相位影響。
請參閱圖lb,為存儲器控制器10對系統(tǒng)存儲器11進行數(shù)據(jù)
存取時的信號時序示意圖；如本圖所示，其中存儲器時脈信號
DCLK必需要持續(xù)地從存儲器控制器10輸出至系統(tǒng)存儲器11, 即保持其所謂的時脈產(chǎn)生率(toggle rate)，以維持后續(xù)的數(shù)據(jù)觸 發(fā)信號DQS的正確對應輸出。在圖lb中，當一讀取信號READ 與一寫入信號WRITE為高電平(High)時，則表示有數(shù)據(jù)的存取 過程產(chǎn)生(讀取或寫入)。此時存儲器控制器10也會發(fā)出 一 時脈 致能信號CKE(Clock Enable)來對系統(tǒng)存儲器11進行數(shù)據(jù)讀取 或寫入的啟動。是故，當有數(shù)據(jù)的存取過程產(chǎn)生時，時脈致能 信號CKE便處于高電平(High),當沒有數(shù)據(jù)存取過程的產(chǎn)生時， 時脈致能信號CKE會被拉至低電平(Low)。
然而，當系統(tǒng)存儲器ll在沒有數(shù)據(jù)存取的過程產(chǎn)生，或是 系統(tǒng)存儲器11在進入電源更新(refresh)的過程中時，存儲器時 脈信號DCLK仍然會持續(xù)的從存儲器控制器10輸出至系統(tǒng)存儲 器ll，如此將會使得計算機系統(tǒng)產(chǎn)生不必要的耗能。但如果當 系統(tǒng)存儲器1 l在沒有數(shù)據(jù)存取或是進入電源更新時，就關掉存 儲器時脈信號DCLK的產(chǎn)生，則當要重新存取系統(tǒng)存儲器ll時， 就需要重新調整存儲器時脈信號DCLK以及數(shù)據(jù)觸發(fā)信號DQS 的相位，所以必須要等待一l史時間之后才可以重新存耳又系統(tǒng)存 儲器ll，如此將使得數(shù)據(jù)存取的效率變差。

發(fā)明內(nèi)容
本發(fā)明提供一種存儲器時脈信號產(chǎn)生方法及其電路，使得 系統(tǒng)存儲器在進行時脈信號的更新時，能更進 一 步地減少耗能， 并仍能確保數(shù)據(jù)存取的正確性。
本發(fā)明提供一種存儲器時脈信號產(chǎn)生方法，包括根據(jù)一
參考時脈信號與 一 時脈致能信號產(chǎn)生 一 門控存儲器時脈信號；
其中當時脈致能信號為致能時，使門控存儲器時脈信號的頻率
與參考時脈信號的頻率維持相同，而當時脈致能信號為非致能 時，降低門控存儲器時脈信號的頻率。
本發(fā)明提供一種門控時脈產(chǎn)生電路，用以產(chǎn)生一 門控存儲 器時脈信號。本發(fā)明的門控時脈產(chǎn)生電路包括 一時脈產(chǎn)生電 路，根據(jù) 一 參考時脈信號與 一 時脈致能信號產(chǎn)生 一延遲時脈致
能信號； 一延遲電路，包括有多個閂鎖電路互相串聯(lián)，根據(jù)反
相的參考時脈信號與延遲時脈致能信號產(chǎn)生 一 時脈周期選擇信
號；以及一門控電i 各，連接至時脈產(chǎn)生電^各與延遲電路，根據(jù) 參考時脈信號、延遲時脈致能信號與時脈周期選擇信號產(chǎn)生門
控存儲器時脈信號。
本發(fā)明另外提供一種存儲器時脈信號產(chǎn)生方法，用以產(chǎn)生 一門控存儲器時脈信號。本發(fā)明的另 一 存儲器時脈信號產(chǎn)生方 法包括根據(jù) 一 參考時脈信號與 一 時脈致能信號產(chǎn)生 一 延遲時 脈致能信號；根據(jù)反相的參考時脈信號與延遲時脈致能信號產(chǎn) 生一時脈周期選擇信號；以及根據(jù)參考時脈信號、延遲時脈致 能信號與時脈周期選擇信號產(chǎn)生該門控存儲器時脈信號。
本發(fā)明所述的存儲器時脈信號產(chǎn)生方法及門控時脈產(chǎn)生電 路，使得系統(tǒng)存儲器在進行時脈信號的更新時，能更進一步地 減少耗能，并仍能確保數(shù)據(jù)存取的正確性。


圖la，為存儲器控制器10和系統(tǒng)存儲器11的配置示意圖。 圖lb,為存儲器控制器10對系統(tǒng)存儲器11進行數(shù)據(jù)存取時
的信號時序示意圖。
圖2 a,為在本發(fā)明實施例中的存儲器控制器2 01和系統(tǒng)存儲 器21的配置示意圖。
圖2b,為本發(fā)明門控存儲器時脈信號的時序示意圖。說明書第5/ll頁
圖3,為本發(fā)明門控時脈產(chǎn)生電路300的示意圖。
圖4a,為本發(fā)明門控時脈產(chǎn)生電3各300的時脈產(chǎn)生電路310
的示意圖。
圖4b，為本發(fā)明門控時脈產(chǎn)生電路300的延遲電路320的示意圖。
圖4c,為本發(fā)明門控時脈產(chǎn)生電路300的門控電路330的示意圖。
圖5,為對應本發(fā)明實施例門控時脈產(chǎn)生電i 各300的信號時序圖。
具體實施例方式
本發(fā)明得通過下列圖式及說明，可得一更深入的了解。 請參閱圖2a,為在本發(fā)明實施例中的一北橋芯片20和一系 統(tǒng)存儲器21的配置示意圖。在本發(fā)明中，北橋芯片20和系統(tǒng)存 儲器21的主要功能運作和圖la的說明相同。在此實施例中，通 過改變控制信號或控制指令的功能，來改善計算機系統(tǒng)耗能的 問題。
圖2a中的北橋芯片20在正常運作下可對系統(tǒng)存儲器21發(fā)出 一存儲器時脈信號DCLK，而系統(tǒng)存儲器21的延遲鎖定回路(未 顯示于本圖)會根據(jù)收到的存儲器時脈信號DCLK進行信號同步 處理的調整，進而產(chǎn)生一數(shù)據(jù)觸發(fā)信號DQS回傳至北橋芯片20, 使得北橋芯片20可以根據(jù)數(shù)據(jù)觸發(fā)信號DQS對系統(tǒng)存儲器21進 行數(shù)據(jù)存取。在本發(fā)明中，北橋芯片20包括有一存儲器控制器 201,用以發(fā)出數(shù)據(jù)存取的信號以及指令。
請同時參閱圖2b,為本發(fā)明存儲器數(shù)據(jù)存取的信號時序示 意圖。如圖所示，當有讀取指令或是寫入指令發(fā)出時，存儲器 控制器201會發(fā)出高電平的一時脈致能信號CKE用以啟動對系 統(tǒng)存儲器21的數(shù)據(jù)存取。當沒有數(shù)據(jù)存取發(fā)生時，存儲器控制
器201則使得時脈致能信號CKE由高電平拉至低電平。
在此例中，我們以一參考時脈信號CLK來表示上述的存儲 器時脈信號DCLK，然兩者的內(nèi)容是相同的。如上所述，不論 系統(tǒng)存儲器21是否被存取，DCLK信號持續(xù)從北橋芯片20輸出 至系統(tǒng)存儲器21上(如圖2 b所示的C L K信號亦持續(xù)產(chǎn)生)，使得 DQS信號可以正常的輸出。亦即，即使系統(tǒng)存儲器21沒有被存 取或是進入電源更新(refresh)狀態(tài)時，CLK信號依舊要持續(xù)的產(chǎn) 生 一 個個的時脈周期信號，如此 一 來將會使得計算機系統(tǒng)產(chǎn)生 不必要的耗能。
在本發(fā)明中，為了達到減少電源的損耗，因此利用一門控 存儲器時脈信號DCLK—G取代原先的DCLK信號當作系統(tǒng)存儲 器21的存儲器時脈信號。當系統(tǒng)存儲器21正常被存取的時候， DCLK—G信號與原先的DCLK信號 一 樣會不斷的產(chǎn)生時脈周期 信號至系統(tǒng)存儲器21。但當系統(tǒng)存儲器21沒有被存取或是進入 電源更新(refresh)狀態(tài)時，DCLK—G信號會產(chǎn)生較慢頻率的時脈 周期信號至系統(tǒng)存儲器21 。此時的DCLK—G信號所產(chǎn)生的時脈 周期信號的相位與正常工作時的相位相同，但頻率較正常工作 時的頻率慢。因為相位保持一致，所以此時延遲鎖相回路依舊 可以正常的產(chǎn)生D Q S信號，而不會使得系統(tǒng)存儲器21產(chǎn)生誤動 作。
此圖2b所示為本發(fā)明實施例的門控存儲器時脈信號 DCLK—G示意圖。
如圖2b所示，々支設于時間T1 ~ T5間，系統(tǒng)存儲器21被存取， 時脈致能信號CKE為致能的狀態(tài)(CKE信號為高電平)，此時 DCLK一G信號根據(jù)參考時脈信號CLK產(chǎn)生相位且頻率皆 一 致的 連續(xù)時脈周期信號CG1 ~ CG5 。而系統(tǒng)存儲器21便可根據(jù)
DCLK—G信號產(chǎn)生數(shù)據(jù)觸發(fā)信號DQS(未顯示于圖中)，使得系統(tǒng) 存儲器21可以正確的被存取。
假設在時間T6 T10間系統(tǒng)存儲器21為沒有被存取或為更 新的狀態(tài)，時脈致能信號CKE在時間點T6時轉成為非致能(亦即 由高電平轉成低電平)的狀態(tài)。此時DCLK—G以較慢的頻率產(chǎn)生 時脈周期信號。在本發(fā)明的實施例中，假設此時的DCLK—G信 號頻率為正常工作下頻率的1/5,亦即在T6 T10間，參考時脈 信號CLK有五個時脈周期信號C6 ~ C10產(chǎn)生，但DCLK—G信號 只有 一 個時脈周期信號CG6產(chǎn)生。在本實施例中我們使此時 DCLK—G信號產(chǎn)生的時脈周期信號CG6與CLK信號的時脈周期 信號C7同步，亦即DCLK—G的時脈周期信號CG6會在時間點T7 時正沿上升至高電平，在時間點T7，時負沿下降至4氐電平，如此 用以使得相位維持一致。
接著，如圖2b所示，當時間點T11之后系統(tǒng)存儲器21恢復 至被存取的狀態(tài)，時脈致能信號CKE在時間點Tl 1被致能至高 電平，而DCLK—G信號根據(jù)參考時脈信號CLK產(chǎn)生相位且頻率 皆 一 致的連續(xù)時脈周期信號。
上述實施例當系統(tǒng)存儲器21沒有被存取的時間T6 ~ T10 間，假設DCLK—G信號與此段時間內(nèi)的CLK信號的第2個時脈周 期信號(亦即C7)同步，但實際上在本發(fā)明中，DCLK—G信號產(chǎn) 生的時脈周期信號CG6可以和此段時間中CLK信號產(chǎn)生的任何 一個時脈周期信號同步。亦即CG6也可以與C6、 C7、 C8、 C9 或C10的任 一 個同步，只要滿足DCLK—G信號的頻率較CLK信號 的頻率慢即可。
圖3為本發(fā)明 一 門控時脈產(chǎn)生電路300用以產(chǎn)生如圖2b所示 的門控存儲器時脈信號DCLK—G。
本發(fā)明的門控時脈產(chǎn)生電路300包括 一時脈產(chǎn)生電路310，
可接收參考時脈信號CLK與時脈致能信號CKE,用以產(chǎn)生一延 遲時脈致能信號CKE—L; —延遲電路320,包括有多個閂鎖電 路，用以根據(jù)延遲時脈致能信號CKE—L與反相的參考時脈信號 rzx ，產(chǎn)生 一 時脈周期選擇信號CLK—SEL;以及一 門控電路330, 用以根據(jù)時脈周期選擇信號CLK—SEL 、參考時脈信號CLK與延 遲時脈致能信號CKE—L產(chǎn)生 一 門控存儲器時脈信號DCLK—G。
圖4a所示為本發(fā)明門控時脈產(chǎn)生電路300的時脈產(chǎn)生電路 310的實施示意圖。時脈產(chǎn)生電i 各310包括有一反相器401以及一 D型觸發(fā)器402 。其中D型觸發(fā)器402接收反相的時脈致能信號 C.KE并根據(jù)參考時脈信號CLK的觸發(fā)(在本發(fā)明中假設D型觸發(fā) 器402為 一 正沿觸發(fā)的觸發(fā)器)而輸出 一 延遲時脈致能信號 CKE一L。
圖4b所示為本發(fā)明門控時脈產(chǎn)生電路300的延遲電路320的 實施示意圖。在本實施例中，假設在系統(tǒng)存儲器21不被存取的 狀態(tài)下(亦即CKE信號為非致能狀態(tài)時)，DCLK—G信號的頻率降 為正常工作下的1/5(亦即此時每當CLK信號產(chǎn)生5個時脈周期 信號，DCLK—G信號只產(chǎn)生l個時脈周期信號)，且此時DCLK—G 信號所產(chǎn)生的時脈周期信號與此時CLK信號的第2個時脈周期 信號相位同步。因此圖4b所示，本實施例的延遲電路320包括有 5個閂鎖電路321 ~ 325，且將第2個閂鎖電路322的輸出L02成為 時脈周期選擇信號CLK—SEL 。
如圖4b所示，每個閂鎖電路321 ~ 325皆包括有一個多工器 411 ~ 415以及一個D型觸發(fā)器421 ~ 425,其中假設D型觸發(fā)器 421 ~ 425皆為正沿觸發(fā)的觸發(fā)器。D型觸發(fā)器421 ~ 425根據(jù)反 相的參考時脈信號cxf的觸發(fā)依序輸出0或1當作閂鎖電路 321 ~ 325的輸出L01 ~ L05。如上所述，因為DCLK—G信號產(chǎn)生 的時脈周期信號須與參考時脈信號C L K產(chǎn)生的第2個時脈周期
信號同步，因此在本實施例中第2個D型觸發(fā)器422的輸出L02 成為時脈周期選擇信號CLK一SEL。同理，如果需要使DCLK—G 信號產(chǎn)生的時脈周期信號與參考時脈信號CLK的第3個時脈周 期信號同步，只要第3個D型觸發(fā)器423的輸出L03成為時脈周期 選擇信號CLK—SEL即可。
圖4c所示為本發(fā)明門控時脈產(chǎn)生電^各300的門控電i 各330的 實施示意圖。在本實施例中，門控電3各330包括有一第一與門 440、 一第二與門450、 一第一與非門460、 一第二與非門470、 一第三與非門480以及一反相器490。
如圖4c所示，第一與門440將時脈周期選擇信號CLK—SEL 以及參考時脈信號CLK經(jīng)過邏輯運算后輸出 一 第 一 信號 CLK—Sl 。第二與門450的 一 輸入端維持在高電平(即邏輯值 'T，)，另 一輸入端接收參考時脈信號CLK,經(jīng)由第二與門450邏 輯運算后輸出 一第二信號CLK一S2。第一與非門460將第一信號 CLK—Sl以及時脈產(chǎn)生電路3 10所產(chǎn)生的延遲時脈致能信號 CKE一L經(jīng)過邏輯運算后輸出 一第三信號CLK一S3。第二與非門 470將第二信號CLK—S2以及反相的延遲時脈致能信號一C^f l(利 用反相器490反相該延遲時脈致能信號CKE—L)經(jīng)過邏輯運算后 輸出 一第四信號CLK—S4。最后，第三與非門480將第三信號 CLK一S3以及第四信號CLK一S4經(jīng)過邏輯運算后輸出成為門控存 儲器時脈信號DCLK一G。
圖5所示為依據(jù)圖4a 圖4c的信號時序圖。如圖5所示，5 個閂鎖電路321 ~ 325的輸出L01 ~ L05依序為:=[1,0，0,0,0];:=
;=
;=
;
由于本實施例的時脈周期選擇信號CLK—SEL是參考第2個 閂鎖電路322的輸出L02,因此可得到CLK—SEL的波形圖如圖5所示。
參考圖5，根據(jù)本發(fā)明圖4a 圖4c的實施示意即可得到所需 的門控存儲器時脈信號DCLK—G。
此外，在本實施例中并沒有考慮邏輯門的延遲效應。若考 慮延遲效應則可在門控時脈產(chǎn)生電^各300中適當?shù)募尤氩煌?遲時間的延遲單元用以校正因邏輯門產(chǎn)生的延遲效應。
鎖電路321 ~ 325來構成該延遲電路320,使得當系統(tǒng)存儲器不被 存取時，DCLK—G信號的頻率變?yōu)檎９ぷ黝l率的五分之一 ； 是以，可以調整串聯(lián)電路的數(shù)目以控制時脈周期信號的產(chǎn)生率， 用以有效地減少計算機系統(tǒng)的耗能。
此外，根據(jù)目前的技術，于數(shù)據(jù)存取的空檔階段，時脈致 能信號C K E調至低電平的時間不得少于3個時脈周期信號，是 以，在本實施例的概念下所串聯(lián)的閂鎖電^^須至少3個。而本實 施例所一是出的門控時脈產(chǎn)生電路300僅為達到本發(fā)明方法的一 種可施行的裝置，且對應的信號時序示意圖以最簡單的狀態(tài)進 行說明。然而時脈致能信號C K E處于低電平狀態(tài)的時間可能更 長，所以我們也可利用其他數(shù)目的閂鎖電5各串聯(lián)來構成此種門 控時脈產(chǎn)生電路，或是利用其他能達成時脈周期信號產(chǎn)生率的 減少或變慢的元件亦可，用以達到本發(fā)明方法的效果。
本發(fā)明可解決背景技術中對于北橋芯片和系統(tǒng)存儲器之間 為了維持存儲器時脈信號的更新，而于數(shù)據(jù)存取過程的停止階 段所仍會造成計算機系統(tǒng)的耗能情形。此外，本發(fā)明的實施例 以沒有數(shù)據(jù)存取過程發(fā)生時來進行說明，然而， 一般時脈致能
信號處于低電平除了無數(shù)據(jù)存取過程發(fā)生以外，系統(tǒng)存儲器在
進行本身的電源更新(refresh)過程時，亦是一種可以進行減少 其時脈產(chǎn)生率的狀態(tài)，所以，當系統(tǒng)存儲器在進行本身電源更 新時，也能利用本發(fā)明的方法來達成省能的功效。
是故，我們成功地解決了背景技術所提及的問題，而完成 本發(fā)明發(fā)展的主要目的。
以上所述僅為本發(fā)明較佳實施例，然其并非用以限定本發(fā) 明的范圍，任何熟悉本項技術的人員，在不脫離本發(fā)明的精神 和范圍內(nèi)，可在此基礎上做進一步的改進和變化，因此本發(fā)明 的保護范圍當以本申請的權利要求書所界定的范圍為準。
附圖中符號的簡單說明如下
存儲器控制器10、 201
北橋芯片20
系統(tǒng)存儲器11、 21
門控時脈產(chǎn)生電路300
時脈產(chǎn)生電^各310
延遲電路320
門控電路330
閂鎖電路321 ~ 325
D型觸發(fā)器術、421 ~ 425
多工器411 ~ 415
與門440、 450
與非門460 ~ 480
反相器401、 490。
權利要求
1.一種存儲器時脈信號產(chǎn)生方法，其特征在于，該存儲器時脈信號產(chǎn)生方法包括根據(jù)一參考時脈信號與一時脈致能信號產(chǎn)生一門控存儲器時脈信號；其中當該時脈致能信號為致能時，使該門控存儲器時脈信號的頻率與該參考時脈信號的頻率維持相同，而當該時脈致能信號為非致能時，降低該門控存儲器時脈信號的頻率。
2. 根據(jù)權利要求l所述的存儲器時脈信號產(chǎn)生方法，其特征在于，當該時脈致能信號為非致能時，使該門控存儲器時脈信號的相位與該參考時脈信號的相位維持相同。
3. 根據(jù)權利要求l所述的存儲器時脈信號產(chǎn)生方法，其特征在于，該門控存儲器時脈信號用以控制 一 系統(tǒng)存儲器。
4. 根據(jù)權利要求3所述的存儲器時脈信號產(chǎn)生方法，其特征在于，當該時脈致能信號為致能時，該系統(tǒng)存儲器為正常存取狀態(tài)，而當該時脈致能信號為非致能時，則該系統(tǒng)存儲器為 未被存取狀態(tài)或是電源更新狀態(tài)。
5. —種門控時脈產(chǎn)生電路，其特征在于，用以產(chǎn)生一門控存儲器時脈信號，該門控時脈產(chǎn)生電路包括一時脈產(chǎn)生電路，用以根據(jù)一參考時脈信號與一時脈致能 信號產(chǎn)生一延遲時脈致能信號；一延遲電路，連接至該時脈產(chǎn)生電路，包括有多個閂鎖電路互相串聯(lián)，用以根據(jù)反相的該參考時脈信號與該延遲時脈致能信號產(chǎn)生一時脈周期選擇信號；以及一門控電路，連接至該時脈產(chǎn)生電路與該延遲電路，用以根據(jù)該參考時脈信號、該延遲時脈致能信號與該時脈周期選擇信號產(chǎn)生該門控存儲器時脈信號。
6. 根據(jù)權利要求5所述的門控時脈產(chǎn)生電路，其特征在于， 當該時脈致能信號為致能時，該門控存儲器時脈信號與該參考 時脈信號頻率相同且相位相同。
7. 根據(jù)權利要求5所述的門控時脈產(chǎn)生電路，其特征在于， 當該時脈致能信號為非致能時，該門控存儲器時脈信號與該參 考時脈信號的相位相同，且該門控存儲器時脈信號的頻率較該 參考時脈信號的頻率慢。
8. 根據(jù)權利要求5所述的門控時脈產(chǎn)生電路，其特征在于， 當該時脈致能信號為非致能時，期間該門控存儲器時脈信號中 的時脈周期信號可與該參考時脈信號中的任 一 個時脈周期信號 的相位同步。
9. 根據(jù)權利要求5所述的門控時脈產(chǎn)生電路，其特征在于， 該時脈產(chǎn)生電^各包括一反相器，輸入端接收該時脈致能信號；以及 一D型觸發(fā)器；其中該D型觸發(fā)器經(jīng)由該反相器接收反相的該時脈致能信 號，并根據(jù)該參考時脈信號的觸發(fā)用以輸出該延遲時脈致能信號。
10. 根據(jù)權利要求5所述的門控時脈產(chǎn)生電路，其特征在于， 所述閂鎖電路串聯(lián)的數(shù)目與該門控存儲器時脈信號的頻率相關。
11 .根據(jù)權利要求5所述的門控時脈產(chǎn)生電路，其特征在于， 每一個該閂鎖電路包括 一多工器；以及一D型觸發(fā)器，連接至該多工器，用以根據(jù)反相的該參考 時脈信號依序輸出0或1的輸出信號；其中，選擇所述閂鎖電路的輸出信號的其中之一成為該時脈周期選擇信號。
12.根據(jù)權利要求5所述的門控時脈產(chǎn)生電路，其特征在于，該門控電路包括一第一與門，將該時脈周期選擇信號與該參考時脈信號經(jīng)過邏輯運算后輸出 一第 一信號；一第二與門，將該參考時脈信號與一邏輯值"l"經(jīng)過邏輯運算后輸出一第二信號；一第一與非門，連接至該第一與門，將該第一信號與該延遲時脈致能信號經(jīng)過邏輯運算后輸出 一 第三信號；一第二與非門，連接至該第二與門，將該第二信號與反相的該延遲時脈致能信號經(jīng)過邏輯運算后輸出 一第四信號；以及 一第三與非門，連接至該第一與非門與該第二與非門，將 該第三信號與該第四信號經(jīng)過邏輯運算后輸出成為該門控存儲 器時脈信號。
13. 根據(jù)權利要求12所述的門控時脈產(chǎn)生電路，其特征在 于，該門控電路更包括一反相器，用以反相該延遲時脈致能信
14. 一種存儲器時脈信號產(chǎn)生方法，其特征在于，用以產(chǎn) 生 一 門控存儲器時脈信號，該存儲器時脈信號產(chǎn)生方法包括根據(jù) 一 參考時脈信號與 一 時脈致能信號產(chǎn)生 一延遲時脈致能信號；根據(jù)反相的該參考時脈信號與該延遲時脈致能信號產(chǎn)生一 時脈周期選擇信號；以及根據(jù)該參考時脈信號、該延遲時脈致能信號與該時脈周期 選擇信號產(chǎn)生該門控存儲器時脈信號。
15. 根據(jù)權利要求14所述的存儲器時脈信號產(chǎn)生方法，其 特征在于，更包括當該時脈致能信號為致能時，使該門控存 儲器時脈信號的頻率與該參考時脈信號的頻率相同。
16. 根據(jù)權利要求14所述的存儲器時脈信號產(chǎn)生方法，其特征在于，更包括當該時脈致能信號為非致能時，降低該門控存儲器時脈信號的頻率，且使該門控存儲器時脈信號的相位 與該參考時脈信號的相位維持相同。
17. 根據(jù)權利要求16所述的存儲器時脈信號產(chǎn)生方法，其 特征在于，該門控存儲器時脈信號中的時脈周期信號可與該參 考時脈信號中的任 一 個時脈周期信號的相位同步。
18. 根據(jù)權利要求17所述的存儲器時脈信號產(chǎn)生方法，其 特征在于，更包括根據(jù)反相的該參考時脈信號與該延遲時脈 致能信號產(chǎn)生多個輸出信號，并選擇其中 一個輸出信號成為該 時脈周期選擇信號。
全文摘要
本發(fā)明為一種存儲器時脈信號產(chǎn)生方法及門控時脈產(chǎn)生電路。根據(jù)一參考時脈信號與一時脈致能信號產(chǎn)生一門控存儲器時脈信號；其中當時脈致能信號為致能時，使門控存儲器時脈信號的頻率與參考時脈信號的頻率維持相同；以及當時脈致能信號為非致能時，降低門控存儲器時脈信號的頻率。本發(fā)明所述的存儲器時脈信號產(chǎn)生方法及門控時脈產(chǎn)生電路，使得系統(tǒng)存儲器在進行時脈信號的更新時，能更進一步地減少耗能，并仍能確保數(shù)據(jù)存取的正確性。
文檔編號G11C7/10GK101206909SQ20071019487
公開日2008年6月25日 申請日期2007年12月13日 優(yōu)先權日2007年12月13日
發(fā)明者棋 張 申請人:威盛電子股份有限公司